JPH0799295A - 半導体基体の作成方法及び半導体基体 - Google Patents
半導体基体の作成方法及び半導体基体Info
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- JPH0799295A JPH0799295A JP6121146A JP12114694A JPH0799295A JP H0799295 A JPH0799295 A JP H0799295A JP 6121146 A JP6121146 A JP 6121146A JP 12114694 A JP12114694 A JP 12114694A JP H0799295 A JPH0799295 A JP H0799295A
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- semiconductor substrate
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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Abstract
(57)【要約】
【目的】 貼り合わせ法による半導体基体の作成方法に
おいて、貼り合わせ強度の弱い部分の剥れを防止しデバ
イスの歩留りを向上し、コストを低下させる。 【構成】 単結晶半導体領域を有する第１の基体３０２
を絶縁物領域を有する第２の基体３０１と貼り合わせる
工程（ｄ）と、前記貼り合わせた基体の前記第１の基体
３０２側の貼り合わせ強度の弱い部分３０３を選択的に
除去する工程（ｅ），（ｆ）と、を有することを特徴と
する半導体基体の作成方法。
おいて、貼り合わせ強度の弱い部分の剥れを防止しデバ
イスの歩留りを向上し、コストを低下させる。 【構成】 単結晶半導体領域を有する第１の基体３０２
を絶縁物領域を有する第２の基体３０１と貼り合わせる
工程（ｄ）と、前記貼り合わせた基体の前記第１の基体
３０２側の貼り合わせ強度の弱い部分３０３を選択的に
除去する工程（ｅ），（ｆ）と、を有することを特徴と
する半導体基体の作成方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体の作成方法
及び半導体基体に関する。特に誘電体分離あるいは、絶
縁物上の単結晶半導体層に作成された電子デバイス、集
積回路に適する半導体基体の作成方法に関する。
及び半導体基体に関する。特に誘電体分離あるいは、絶
縁物上の単結晶半導体層に作成された電子デバイス、集
積回路に適する半導体基体の作成方法に関する。
【０００２】
【従来の技術】絶縁物上の単結晶Ｓｉ半導体層の形成
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作成するバル
ブＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。すなわち、ＳＯＩ技術を利用することで、 ．誘電体分離が容易で高集積化が可能、 ．対放射線耐性に優れている、 ．浮遊容量が低減され高速化が可能、 ．ウエル工程が省略できる、 ．ラッチアップを防止できる、 ．薄膜化による完全空乏型電界効果トランジスタが可
能、等の優位点が得られる。
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作成するバル
ブＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。すなわち、ＳＯＩ技術を利用することで、 ．誘電体分離が容易で高集積化が可能、 ．対放射線耐性に優れている、 ．浮遊容量が低減され高速化が可能、 ．ウエル工程が省略できる、 ．ラッチアップを防止できる、 ．薄膜化による完全空乏型電界効果トランジスタが可
能、等の優位点が得られる。
【０００３】上記したようなデバイス特性上の多くの利
点を実現するために、ＳＯＩ構造の形成方法について研
究されてきている。
点を実現するために、ＳＯＩ構造の形成方法について研
究されてきている。
【０００４】最も進歩したＳＯＩ構造として、ＳＩＭＯ
Ｘ方法と基板貼り合わせ方法が挙げられる。
Ｘ方法と基板貼り合わせ方法が挙げられる。
【０００５】サイモックス（ＳＩＭＯＸ：Ｓｅｐｅｒａ
ｔｉｏｎ ｂｙ ｉｏｎ ｉｍｐｌａｎｔｅｄ ｏｘｙ
ｇｅｎ）と称されるＳｉ単結晶基板中に酸素のイオン注
入によりＳｉＯ2 層を形成する方法であり、Ｓｉプロセ
スと整合性が良いため現在もっとも成熟した方法であ
る。しかしながら、ＳｉＯ2 層形成をするためには、酸
素イオンを１０18ｉｏｎｓ／ｃｍ2 以上も注入する必要
があり、その注入時間は長大であり、生産性は高いとは
いえず、また、ウェハーコストは高い。更に、結晶欠陥
は多く残存し、工業的に見て、少数キャリヤーデバイス
を作製できる充分な品質に至っていない。
ｔｉｏｎ ｂｙ ｉｏｎ ｉｍｐｌａｎｔｅｄ ｏｘｙ
ｇｅｎ）と称されるＳｉ単結晶基板中に酸素のイオン注
入によりＳｉＯ2 層を形成する方法であり、Ｓｉプロセ
スと整合性が良いため現在もっとも成熟した方法であ
る。しかしながら、ＳｉＯ2 層形成をするためには、酸
素イオンを１０18ｉｏｎｓ／ｃｍ2 以上も注入する必要
があり、その注入時間は長大であり、生産性は高いとは
いえず、また、ウェハーコストは高い。更に、結晶欠陥
は多く残存し、工業的に見て、少数キャリヤーデバイス
を作製できる充分な品質に至っていない。
【０００６】基板貼り合わせ方法は、酸化処理を施した
半導体基板と熱膨張係数の類似した他の基体とを貼り合
わせることにより、ＳＯＩ基体を作成する。簡便な方法
であるが、基体の表面性が密着性に影響を与えるため、
その表面性の改善が課題である。
半導体基板と熱膨張係数の類似した他の基体とを貼り合
わせることにより、ＳＯＩ基体を作成する。簡便な方法
であるが、基体の表面性が密着性に影響を与えるため、
その表面性の改善が課題である。
【０００７】
【発明が解決しようとする課題】上述した貼り合わせに
よる半導体基体の作成方法は、基板の表面性により貼り
合わせ強度が劣化する。表面性とは、ウェハ表面の平滑
性（ＲＭＳ）、コンタミン（汚れ）、パーテイクル等を
意味する。ウェハの表面性を向上するために、表面研磨
を行うが、ウェハ前面にわたりその表面性を向上するこ
とは難しい。
よる半導体基体の作成方法は、基板の表面性により貼り
合わせ強度が劣化する。表面性とは、ウェハ表面の平滑
性（ＲＭＳ）、コンタミン（汚れ）、パーテイクル等を
意味する。ウェハの表面性を向上するために、表面研磨
を行うが、ウェハ前面にわたりその表面性を向上するこ
とは難しい。
【０００８】更には、この基板にデバイス等を作り込む
際、貼り合わせ強度の弱いところから基板が剥れ、デバ
イスにキズを与え、デバイス（ＩＣ）の歩留り低下とな
り、そのために、ＳＯＩデバイス（ＩＣ）のコストが高
くなるという問題がある。
際、貼り合わせ強度の弱いところから基板が剥れ、デバ
イスにキズを与え、デバイス（ＩＣ）の歩留り低下とな
り、そのために、ＳＯＩデバイス（ＩＣ）のコストが高
くなるという問題がある。
【０００９】図６は、従来の貼り合わせ強度の弱い領域
の断面模式図を示す。図６は基体２０１上に基体２０２
が貼り合わされている状態を示すが、（ａ）に示すよう
に貼り合わせ強度の弱い部分２０３が存在し、（ｂ）に
示す様にデバイスを作り込む工程により破壊が生じ、破
片２０４となってデバイス領域にキズを与えることにな
る。
の断面模式図を示す。図６は基体２０１上に基体２０２
が貼り合わされている状態を示すが、（ａ）に示すよう
に貼り合わせ強度の弱い部分２０３が存在し、（ｂ）に
示す様にデバイスを作り込む工程により破壊が生じ、破
片２０４となってデバイス領域にキズを与えることにな
る。
【００１０】［発明の目的］本発明の目的は、貼り合わ
せ法による半導体基体の作成方法において、貼り合わせ
強度の弱い部分の剥れを防止し、デバイスの歩留りを向
上し、コストを低下させることにある。
せ法による半導体基体の作成方法において、貼り合わせ
強度の弱い部分の剥れを防止し、デバイスの歩留りを向
上し、コストを低下させることにある。
【００１１】本発明の別の目的は、ＳＯＩ基板の作製を
安定して行ない得る半導体基体の作成方法を提供するこ
とにある。
安定して行ない得る半導体基体の作成方法を提供するこ
とにある。
【００１２】本発明の更に別の目的は、複数の基体を貼
り合わせる工程と、前記貼り合わせ工程により生ずる貼
り合わせ強度の弱い部分を選択的に除去する工程と、を
有する半導体基体の作成方法を提供することにある。
り合わせる工程と、前記貼り合わせ工程により生ずる貼
り合わせ強度の弱い部分を選択的に除去する工程と、を
有する半導体基体の作成方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体基体の作
成方法は、単結晶半導体領域を有する第１の基体を絶縁
物領域を有する第２の基体と貼り合わせる工程と、前記
貼り合わせた基体の前記第１の基体側の貼り合わせ強度
の弱い部分を選択的に除去する工程と、を有することを
特徴とするものである。
成方法は、単結晶半導体領域を有する第１の基体を絶縁
物領域を有する第２の基体と貼り合わせる工程と、前記
貼り合わせた基体の前記第１の基体側の貼り合わせ強度
の弱い部分を選択的に除去する工程と、を有することを
特徴とするものである。
【００１４】また、本発明の半導体基体は、単結晶半導
体領域を有する第１の基体を絶縁物領域を有する第２の
基体と貼り合わせて作成した半導体基体において、前記
貼り合わせた基体の前記第１の基体の直径が、前記第２
の基体の直径よりも小さいことを特徴とする。
体領域を有する第１の基体を絶縁物領域を有する第２の
基体と貼り合わせて作成した半導体基体において、前記
貼り合わせた基体の前記第１の基体の直径が、前記第２
の基体の直径よりも小さいことを特徴とする。
【００１５】
【作用】本発明の方法によれば、貼り合わせ強度の弱い
領域をデバイスを作り込む以前に除去することにより、
デバイス領域にキズを与えないように半導体基体を作成
することができる。
領域をデバイスを作り込む以前に除去することにより、
デバイス領域にキズを与えないように半導体基体を作成
することができる。
【００１６】図５は、本発明の方法の１例を説明する図
である。図は、単結晶半導体を有する第１の基体１０２
が絶縁物を有する第２の基体１０１に貼り合わされてい
るようすを示している。
である。図は、単結晶半導体を有する第１の基体１０２
が絶縁物を有する第２の基体１０１に貼り合わされてい
るようすを示している。
【００１７】本発明では、デバイスを作り込む以前に、
貼り合わせ強度の弱い領域１０３を検索し、その領域を
除去して開口部１０４とすることにより、破壊をなくす
ことができる。
貼り合わせ強度の弱い領域１０３を検索し、その領域を
除去して開口部１０４とすることにより、破壊をなくす
ことができる。
【００１８】更に、本発明の方法を用いると、ウェハ外
周部のような表面性の悪い領域を予め除去することによ
り、同様にデバイスの歩留りを向上させることができ
る。
周部のような表面性の悪い領域を予め除去することによ
り、同様にデバイスの歩留りを向上させることができ
る。
【００１９】貼り合わせ部の外周部を除去する場合、外
周部の除去は１ｍｍ以上が好ましい。
周部の除去は１ｍｍ以上が好ましい。
【００２０】本発明の方法において、貼り合わせ強度の
弱い領域の除去は、エッチングで行なっても良いし、機
械的な研削等を用いて行なっても良い。
弱い領域の除去は、エッチングで行なっても良いし、機
械的な研削等を用いて行なっても良い。
【００２１】本発明の方法において、ＳＯＩデバイス作
成工程前にチップサイズにＳＯＩ層をエッチング除去し
てしまうことも有効である。更には、必要とされるＳＯ
Ｉ領域だけを残して、その他の領域（素子分離部等）を
エッチング除去してしまうことも有効である。デバイス
作成前に予め除去することにより、膜ハガレに起因する
パターン不良は激減する。
成工程前にチップサイズにＳＯＩ層をエッチング除去し
てしまうことも有効である。更には、必要とされるＳＯ
Ｉ領域だけを残して、その他の領域（素子分離部等）を
エッチング除去してしまうことも有効である。デバイス
作成前に予め除去することにより、膜ハガレに起因する
パターン不良は激減する。
【００２２】
［実施例１］図１は、本発明の一例を説明するための図
であり、図１（ａ）〜（ｃ）は半導体基体の平面図であ
り、図１（ｄ）〜（ｆ）は、それぞれ（ａ）〜（ｃ）の
ＡＡ’，ＢＢ’，ＣＣ’の断面図である。
であり、図１（ａ）〜（ｃ）は半導体基体の平面図であ
り、図１（ｄ）〜（ｆ）は、それぞれ（ａ）〜（ｃ）の
ＡＡ’，ＢＢ’，ＣＣ’の断面図である。
【００２３】図１（ａ）、（ｄ）に示すように、本実施
例の半導体基体は、単結晶半導体３０２の基体と絶縁性
基体３０１が貼り合わされて作成されたものであり、３
０３は、外周部に存在する貼り合わせの弱い部分を示し
ている。また（ａ）の平面図は、この貼り合わせ強度の
弱い部分がウエハ外周部に集中している様子を示してい
る。
例の半導体基体は、単結晶半導体３０２の基体と絶縁性
基体３０１が貼り合わされて作成されたものであり、３
０３は、外周部に存在する貼り合わせの弱い部分を示し
ている。また（ａ）の平面図は、この貼り合わせ強度の
弱い部分がウエハ外周部に集中している様子を示してい
る。
【００２４】このウエハに対して、レジスト３０４を回
転塗布する。その後ウエハ外周部に対して、レジスト可
溶性の溶媒（ｅｘ、アセトン）を吹きつけることによ
り、外周部のレジストのみ除去する（（ｂ）、（ｅ）
図）。
転塗布する。その後ウエハ外周部に対して、レジスト可
溶性の溶媒（ｅｘ、アセトン）を吹きつけることによ
り、外周部のレジストのみ除去する（（ｂ）、（ｅ）
図）。
【００２５】次に、レジスト３０４の耐エッチング性向
上のため、〜１５０℃２０分程度のベークを行ったの
ち、半導体基板のエッチングを行う。例えば半導体がシ
リコンであれば、ＣＦ4 系、マイクロ波パワー７００
Ｗ、圧力０．８Ｔｏｒｒでプラズマエッチングを行うと
〜３０００Å／ｍｉｎのエッチングレートを得ることが
できる。このときの下地基板３０１が石英であれば、そ
のエッチングレートは〜３０Å／ｍｉｎであり、選択比
は、１００程度とれる。
上のため、〜１５０℃２０分程度のベークを行ったの
ち、半導体基板のエッチングを行う。例えば半導体がシ
リコンであれば、ＣＦ4 系、マイクロ波パワー７００
Ｗ、圧力０．８Ｔｏｒｒでプラズマエッチングを行うと
〜３０００Å／ｍｉｎのエッチングレートを得ることが
できる。このときの下地基板３０１が石英であれば、そ
のエッチングレートは〜３０Å／ｍｉｎであり、選択比
は、１００程度とれる。
【００２６】この後、レジスト３０４を硫酸等で剥離す
ることにより、外周部のみ単結晶半導体基体を除去し、
絶縁物基体３０１上にそれより直径の小さな単結晶半導
体基体３０２が貼り合わされた基体図１（ｃ）及び
（ｆ）を得ることができる。
ることにより、外周部のみ単結晶半導体基体を除去し、
絶縁物基体３０１上にそれより直径の小さな単結晶半導
体基体３０２が貼り合わされた基体図１（ｃ）及び
（ｆ）を得ることができる。
【００２７】〔実施例２〕前実施例では、半導体基板及
び他方の基板が別主成分のものであったが、同一主成分
であっても同様に本発明を適用することが可能である。
本実施例では、例えば、シリコンを主成分とする基板に
関して説明する。
び他方の基板が別主成分のものであったが、同一主成分
であっても同様に本発明を適用することが可能である。
本実施例では、例えば、シリコンを主成分とする基板に
関して説明する。
【００２８】図２は、半導体基板と半導体基板の貼り合
わせの本発明の作成方法を説明するための工程断面図で
ある。
わせの本発明の作成方法を説明するための工程断面図で
ある。
【００２９】図２において、４０１はシリコンを主成分
とする基板、４０２はシリコンの単結晶基板、４０３は
単結晶基板上に形成されたシリコン酸化膜等の絶縁膜で
ある（（ａ）図）。
とする基板、４０２はシリコンの単結晶基板、４０３は
単結晶基板上に形成されたシリコン酸化膜等の絶縁膜で
ある（（ａ）図）。
【００３０】この基板４０１と４０２を貼り合わせるこ
とにより、外周部に貼り合わせ強度の弱い領域４０４が
生じる（（ｂ）図）。
とにより、外周部に貼り合わせ強度の弱い領域４０４が
生じる（（ｂ）図）。
【００３１】更に、貼り合わせた後、単結晶基板を酸化
することにより熱酸化膜４０５を形成し、次に、実施例
１同様にレジスト４０６塗布を行い、外周部の弱い部分
４０４上のレジスト４０６を１ｍｍ以上、ＨＦ系の溶液
で除去する（（ｃ）図）。
することにより熱酸化膜４０５を形成し、次に、実施例
１同様にレジスト４０６塗布を行い、外周部の弱い部分
４０４上のレジスト４０６を１ｍｍ以上、ＨＦ系の溶液
で除去する（（ｃ）図）。
【００３２】この後、レジスト４０６をマスク材とし
て、エッチングにより熱酸化膜４０５、シリコン単結晶
４０２、絶縁膜４０３を除去する。
て、エッチングにより熱酸化膜４０５、シリコン単結晶
４０２、絶縁膜４０３を除去する。
【００３３】このエッチングは、実施例１同様にプラズ
マエッチングを行っても良いが、ＴＭＡＨ系の溶液を用
いた場合について説明する。ＴＭＡＨ系の場合、濃度に
より変化するが、市販されている２．３８％のＴＭＡＨ
を８０℃程度に加熱することにより、〜８０００Å／ｍ
ｉｎのシリコンのエッチングレートを得ることができ
る。酸化膜のエッチングレートは〜Å／ｍｉｎであり、
選択比は５桁程度とれる。
マエッチングを行っても良いが、ＴＭＡＨ系の溶液を用
いた場合について説明する。ＴＭＡＨ系の場合、濃度に
より変化するが、市販されている２．３８％のＴＭＡＨ
を８０℃程度に加熱することにより、〜８０００Å／ｍ
ｉｎのシリコンのエッチングレートを得ることができ
る。酸化膜のエッチングレートは〜Å／ｍｉｎであり、
選択比は５桁程度とれる。
【００３４】これを再びＨＦ系の溶液にエッチングする
ことにより、絶縁膜４０３，熱酸化膜４０５がエッチン
グされる（（ｄ）図）。
ことにより、絶縁膜４０３，熱酸化膜４０５がエッチン
グされる（（ｄ）図）。
【００３５】これを再び熱酸化してシリコン酸化膜４０
８を形成する（（ｅ）図）。
８を形成する（（ｅ）図）。
【００３６】この熱酸化処理により、単結晶基板の側壁
及びシリコンを主成分とする基板４０１に対してもシリ
コン酸化膜４０８が形成され、貼り合わせ強度は強固な
ものになる。
及びシリコンを主成分とする基板４０１に対してもシリ
コン酸化膜４０８が形成され、貼り合わせ強度は強固な
ものになる。
【００３７】このような本発明の半導体基体の作成方法
により、（ｅ）図に示すように、シリコンを主成分とす
る基板４０１上に、それよりも小さな直径のシリコン単
結晶基板４０２が絶縁膜を挟んで貼り合わされた半導体
基体を得ることができる。本実施例では、予め貼り合わ
せ強度の弱い外周部の単結晶基板４０２が除去されてい
るため、デバイス作成時の破壊による悪影響がない。
により、（ｅ）図に示すように、シリコンを主成分とす
る基板４０１上に、それよりも小さな直径のシリコン単
結晶基板４０２が絶縁膜を挟んで貼り合わされた半導体
基体を得ることができる。本実施例では、予め貼り合わ
せ強度の弱い外周部の単結晶基板４０２が除去されてい
るため、デバイス作成時の破壊による悪影響がない。
【００３８】［実施例３］次に、半導体基体に多孔質化
シリコンを用いた場合の実施例について説明する。
シリコンを用いた場合の実施例について説明する。
【００３９】図３は、本実施例の半導体基体の作成方法
を示す工程断面模式図である。以下、図３の工程図に沿
って説明していく。
を示す工程断面模式図である。以下、図３の工程図に沿
って説明していく。
【００４０】２００ミクロンの厚みを持ったＰ型（１０
０）単結晶Ｓｉ基板を５０％のＨＦ溶液中において陽極
化成を行った。この時の電流密度は、１００ｍＡ／ｃｍ
2 であった。この時の多孔質化速度は、約８．４μｍ／
ｍｉｎ．であり２００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板全体は、２４分で多孔質化された。
０）単結晶Ｓｉ基板を５０％のＨＦ溶液中において陽極
化成を行った。この時の電流密度は、１００ｍＡ／ｃｍ
2 であった。この時の多孔質化速度は、約８．４μｍ／
ｍｉｎ．であり２００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板全体は、２４分で多孔質化された。
【００４１】該Ｐ型（１００）多孔質Ｓｉ基板上にＭＢ
Ｅ（分子線エピタキシー：Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｉｔａｘｙ）法により、Ｓｉエピタキシャル層
を０．５ミクロン低温成長させた。堆積条件は、以下の
とおりである。
Ｅ（分子線エピタキシー：Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｉｔａｘｙ）法により、Ｓｉエピタキシャル層
を０．５ミクロン低温成長させた。堆積条件は、以下の
とおりである。
【００４２】温度： ７００℃ 圧力： １×１０-9Ｔｏｒｒ 成長速度： ０．１ｎｍ／ｓｅｃ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化し
た。
た。
【００４３】このようにして、単結晶半導体を有する基
体として、図３（ａ）に示す多孔質Ｓｉ５０２、Ｓｉエ
ピタキシャル層５０３、熱酸化膜５０４を有する第１の
基体が形成された。
体として、図３（ａ）に示す多孔質Ｓｉ５０２、Ｓｉエ
ピタキシャル層５０３、熱酸化膜５０４を有する第１の
基体が形成された。
【００４４】次に第２の基体として光学研磨を施した溶
融石英ガラス基板５０１を用意し、前記第１の基体の熱
酸化膜５０４に重ね合わせ、酸素雰囲気中で８００℃、
０．５時間加熱することにより貼り合わせる（図３
（ｂ））。
融石英ガラス基板５０１を用意し、前記第１の基体の熱
酸化膜５０４に重ね合わせ、酸素雰囲気中で８００℃、
０．５時間加熱することにより貼り合わせる（図３
（ｂ））。
【００４５】続いて実施例２同様に外周部以外をマスク
（不図示）して、外周部の多孔質シリコン５０２と単結
晶シリコン５０３、熱酸化膜５０４を、エッチングによ
り除去する（図３（ｃ））。
（不図示）して、外周部の多孔質シリコン５０２と単結
晶シリコン５０３、熱酸化膜５０４を、エッチングによ
り除去する（図３（ｃ））。
【００４６】更にこれをＨＦ：Ｈ2 Ｏ2 系でエッチング
を施こすと、多孔質シリコンと単結晶シリコンの選択比
は、５桁程度とることができるため、多孔質シリコン５
０２のみ除去することができる（図３（ｄ））。
を施こすと、多孔質シリコンと単結晶シリコンの選択比
は、５桁程度とることができるため、多孔質シリコン５
０２のみ除去することができる（図３（ｄ））。
【００４７】［実施例４］図７は、実施例１とほぼ同様
の実施例を示す図であり、符号も実施例１で説明したも
のと同様である。
の実施例を示す図であり、符号も実施例１で説明したも
のと同様である。
【００４８】本実施例４が、実施例１と異なる点は、貼
り合わせ強度の弱い部分３０３にのみ開口部３０５を形
成するため、レジスト３０４’及び単結晶半導体３０
２’が、外周部に残ることである。このように、特に外
周部の弱い部分のみでなく、基体のより内側に弱い部分
がある場合にも、本発明は、実施可能である。
り合わせ強度の弱い部分３０３にのみ開口部３０５を形
成するため、レジスト３０４’及び単結晶半導体３０
２’が、外周部に残ることである。このように、特に外
周部の弱い部分のみでなく、基体のより内側に弱い部分
がある場合にも、本発明は、実施可能である。
【００４９】［実施例５］図８は、実施例２とほぼ同様
の実施例を示す図であり、符号も実施例２で説明したも
のと同様である。
の実施例を示す図であり、符号も実施例２で説明したも
のと同様である。
【００５０】本実施例５が、実施例２と異なる点は、貼
り合わせ強度の弱い部分４０４にのみ開口部４０７を形
成するため、レジスト４０６’及び単結晶半導体４０
２’が外周部に残ることである。このように、特に外周
部の弱い部分のみでなく、基体のより内側に弱い部分が
ある場合にも、本発明は、実施可能である。
り合わせ強度の弱い部分４０４にのみ開口部４０７を形
成するため、レジスト４０６’及び単結晶半導体４０
２’が外周部に残ることである。このように、特に外周
部の弱い部分のみでなく、基体のより内側に弱い部分が
ある場合にも、本発明は、実施可能である。
【００５１】［実施例６］図９は、実施例３とほぼ同様
の実施例を示す図であり、符号も実施例３で説明したも
のと同様である。
の実施例を示す図であり、符号も実施例３で説明したも
のと同様である。
【００５２】本実施例６が、実施例３と異なる点は、貼
り合わせ強度の弱い部分５０５にのみ開口部５０６を形
成するため、レジスト（不図示）及び単結晶半導体５０
３’が外周部に残ることである。このように、特に外周
部の弱い部分のみでなく、基体のより内側に弱い部分が
ある場合にも、本発明は、実施可能である。
り合わせ強度の弱い部分５０５にのみ開口部５０６を形
成するため、レジスト（不図示）及び単結晶半導体５０
３’が外周部に残ることである。このように、特に外周
部の弱い部分のみでなく、基体のより内側に弱い部分が
ある場合にも、本発明は、実施可能である。
【００５３】［実施例７］上述の実施例では、垂直にＳ
ＯＩ層を除去（エッチング）することを示したが、ウェ
ハー外周部をテーパー状に除去することも可能である。
ＯＩ層を除去（エッチング）することを示したが、ウェ
ハー外周部をテーパー状に除去することも可能である。
【００５４】そのような例を本例では示す。図１０
（ａ）に示すように、１００１は絶縁性基板であり、該
絶縁性基板１００１は、単結晶Ｓｉ１００３上に形成さ
れたＳｉＯ2 層１００２と貼り合わされる（図１０
（ａ））。次いで、貼り合わせ強度の弱い外周部を図１
０（ｂ）に示すように、研削機（グラインダー等）を用
いてテーパー状に除去する。この後、図１０（ｃ）に示
すように単結晶Ｓｉ層を薄層化する。
（ａ）に示すように、１００１は絶縁性基板であり、該
絶縁性基板１００１は、単結晶Ｓｉ１００３上に形成さ
れたＳｉＯ2 層１００２と貼り合わされる（図１０
（ａ））。次いで、貼り合わせ強度の弱い外周部を図１
０（ｂ）に示すように、研削機（グラインダー等）を用
いてテーパー状に除去する。この後、図１０（ｃ）に示
すように単結晶Ｓｉ層を薄層化する。
【００５５】テーパーを設ける工程としては、貼り合わ
せ強度を考慮してウェハを貼り合わせ、高温処理した後
であれば良い。
せ強度を考慮してウェハを貼り合わせ、高温処理した後
であれば良い。
【００５６】［実施例８］実施例７に示した手法は多孔
質化シリコンを用いた場合についても同様に適用でき
る。
質化シリコンを用いた場合についても同様に適用でき
る。
【００５７】これについて図１１を参照しながら説明す
る。
る。
【００５８】Ｐ+ Ｓｉ基板１００５に部分的に陽極化成
（ａｎｏｄｉｚａｔｉｏｎ）を施し、多孔質Ｓｉ層１０
０４を形成した。該多孔質Ｓｉ層１００４上にＣＶＤ法
によりエピタキシャルＳｉ層１００３を形成した後、エ
ピタキシャルＳｉ層１００３の表面に熱酸化膜（ＳｉＯ
2 ）１００２を形成して一方の基板を形成した。この基
板では別にＳｉＯ2 基板１００１を用意し、両者を貼り
合わせた。
（ａｎｏｄｉｚａｔｉｏｎ）を施し、多孔質Ｓｉ層１０
０４を形成した。該多孔質Ｓｉ層１００４上にＣＶＤ法
によりエピタキシャルＳｉ層１００３を形成した後、エ
ピタキシャルＳｉ層１００３の表面に熱酸化膜（ＳｉＯ
2 ）１００２を形成して一方の基板を形成した。この基
板では別にＳｉＯ2 基板１００１を用意し、両者を貼り
合わせた。
【００５９】ここで、貼り合わせ強度を高めるため加熱
を施した。（図１１（ａ），（ｂ））。
を施した。（図１１（ａ），（ｂ））。
【００６０】次いで貼り合わせウェハーの外周部をグラ
イダーを用いてテーパー状に除去した（図１１
（ｂ））。
イダーを用いてテーパー状に除去した（図１１
（ｂ））。
【００６１】次いで多孔質をＨＦを含有する溶液を用い
てエッチング除去し、図（Ｃ）に示されるＳＯＩ基体を
作成した。
てエッチング除去し、図（Ｃ）に示されるＳＯＩ基体を
作成した。
【００６２】該ＳＯＩ基体に、トランジスタをはじめと
する半導体デバイスを作り込んだところ、エピタキシャ
ルＳｉ膜１００３の膜ハガレがなく、安定してＩＣが作
成できた。
する半導体デバイスを作り込んだところ、エピタキシャ
ルＳｉ膜１００３の膜ハガレがなく、安定してＩＣが作
成できた。
【００６３】［実施例９］単結晶半導体を有する第１の
基体を絶縁膜を有する第２の基体と貼り合わせて作成し
た半導体基体において、前記貼り合わせた基体の前記単
結晶半導体を有する第１の基体の直径が、前記絶縁膜を
有する第２の基体の直径よりも小さいものを本発明の半
導体基体は包含する。本発明においては、同じ大きさの
基体であったとしても貼り合わせ工程前に単結晶半導体
を有する基体のウエハ外周部を予め〜５０００Å以上除
去し、段差を設けておくことにより、基板の大きさが異
なるのと同様の効果を得ることができる。このような手
法を図１２を用いて説明する。単結晶Ｓｉ基板１２０３
表面上にＳｉＯ2 層１２０２を熱酸化法により形成し、
ウェハー端部のＳｉＯ2 層を１００００Åにわたって除
去し、外周除去部１２０４を形成した（図１２
（ａ））。こうして得られた基板と、支持基板１２０１
とを貼合わせた後、単結晶Ｓｉ基板１２０３を薄層化
し、貼り合わせ強度に優れたＳＯＩ基板（図１２
（ｂ））が得られた。
基体を絶縁膜を有する第２の基体と貼り合わせて作成し
た半導体基体において、前記貼り合わせた基体の前記単
結晶半導体を有する第１の基体の直径が、前記絶縁膜を
有する第２の基体の直径よりも小さいものを本発明の半
導体基体は包含する。本発明においては、同じ大きさの
基体であったとしても貼り合わせ工程前に単結晶半導体
を有する基体のウエハ外周部を予め〜５０００Å以上除
去し、段差を設けておくことにより、基板の大きさが異
なるのと同様の効果を得ることができる。このような手
法を図１２を用いて説明する。単結晶Ｓｉ基板１２０３
表面上にＳｉＯ2 層１２０２を熱酸化法により形成し、
ウェハー端部のＳｉＯ2 層を１００００Åにわたって除
去し、外周除去部１２０４を形成した（図１２
（ａ））。こうして得られた基板と、支持基板１２０１
とを貼合わせた後、単結晶Ｓｉ基板１２０３を薄層化
し、貼り合わせ強度に優れたＳＯＩ基板（図１２
（ｂ））が得られた。
【００６４】
【発明の効果】以上説明したように、半導体基板の貼り
合わせ強度の弱い部分を除去することにより、膜剥れが
生じたことに起因するＩＣ歩留りの低下は皆無となる。
合わせ強度の弱い部分を除去することにより、膜剥れが
生じたことに起因するＩＣ歩留りの低下は皆無となる。
【００６５】更には、ＳＯＩ基板を用いた特徴的なＩＣ
が低コストで提供できる。
が低コストで提供できる。
【００６６】本発明を適用した後のデバイスプロセスで
のパーティクル増加量を従来法と対比して図４に示す。
のパーティクル増加量を従来法と対比して図４に示す。
【００６７】図４からわかるように本発明を適用したこ
とにより、膜剥れに起因したパーティクルの増加は、ほ
ぼ皆無となる。
とにより、膜剥れに起因したパーティクルの増加は、ほ
ぼ皆無となる。
【図１】本発明の半導体基体の作成方法の一例を示す図
【図２】本発明の半導体基体の作成方法の一例を示す図
【図３】本発明の半導体基体の作成方法の一例を示す図
【図４】本発明を用いて作成した基板にデバイス作成プ
ロセスを行なった場合に生ずる膜剥れによるパーティク
ル数と従来法によるパーティクル数とを示すグラフ
ロセスを行なった場合に生ずる膜剥れによるパーティク
ル数と従来法によるパーティクル数とを示すグラフ
【図５】本発明の方法を説明するための図
【図６】従来法を説明するための図
【図７】本発明の半導体基体の作成方法の一例を示す図
【図８】本発明の半導体基体の作成方法の一例を示す図
【図９】本発明の半導体基体の作成方法の一例を示す図
【図１０】本発明の半導体基体の作成方法の一例を示す
図
図
【図１１】本発明の半導体基体の作成方法の一例を示す
図
図
【図１２】本発明の半導体基体の作成方法の一例を示す
図
図
１０３，２０３，３０３，４０４，５０５ 貼り合わ
せ強度の弱い部分 １０４，３０５，４０７，５０６ 本発明を適用し、
半導体基板が開口した部分
せ強度の弱い部分 １０４，３０５，４０７，５０６ 本発明を適用し、
半導体基板が開口した部分
Claims (6)
- 【請求項１】 単結晶半導体領域を有する第１の基体を
絶縁物領域を有する第２の基体と貼り合わせる工程と、 前記貼り合わせた基体の前記第１の基体側の貼り合わせ
強度の弱い部分を選択的に除去する工程と、を有するこ
とを特徴とする半導体基体の作成方法。 - 【請求項２】 前記貼り合わせ強度の弱い部分として、
前記半導体単結晶を有する基体の外周部をエッチング除
去することを特徴とする請求項１に記載の半導体基体の
作成方法。 - 【請求項３】 前記外周部を１ｍｍ以上エッチング除去
することを特徴とする請求項２に記載の半導体基体の作
成方法。 - 【請求項４】 前記単結晶半導体を有する第１の基体
が、多孔質化シリコン基体上にシリコン単結晶をエピタ
キシャル成長させた基体であることを特徴とする請求項
１に記載の半導体基体の作成方法。 - 【請求項５】 前記絶縁物を有する第２の基体が、前記
単結晶半導体を有する第１の基体と同一主成分であるこ
とを特徴とする請求項１に記載の半導体基体の作成方
法。 - 【請求項６】 単結晶半導体領域を有する第１の基体を
絶縁物領域を有する第２の基体と貼り合わせて作成した
半導体基体において、 前記貼り合わせた基体の前記第１の基体の直径が、前記
第２の基体の直径よりも小さいことを特徴とする半導体
基体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6121146A JPH0799295A (ja) | 1993-06-07 | 1994-06-02 | 半導体基体の作成方法及び半導体基体 |
| EP94108618A EP0628995A1 (en) | 1993-06-07 | 1994-06-06 | Semiconductor substrate and method of manufacturing same |
| US08/914,226 US6387815B2 (en) | 1993-06-07 | 1997-08-19 | Method of manufacturing semiconductor substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-160018 | 1993-06-07 | ||
| JP16001893 | 1993-06-07 | ||
| JP6121146A JPH0799295A (ja) | 1993-06-07 | 1994-06-02 | 半導体基体の作成方法及び半導体基体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799295A true JPH0799295A (ja) | 1995-04-11 |
Family
ID=26458574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6121146A Pending JPH0799295A (ja) | 1993-06-07 | 1994-06-02 | 半導体基体の作成方法及び半導体基体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6387815B2 (ja) |
| EP (1) | EP0628995A1 (ja) |
| JP (1) | JPH0799295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129485A1 (ja) * | 2005-05-31 | 2006-12-07 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウエーハの製造方法及び貼り合わせウエーハの外周研削装置 |
| JP2007036185A (ja) * | 2005-07-22 | 2007-02-08 | Sino-American Silicon Products Inc | 複合ウエハ構造の製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY118019A (en) * | 1998-02-18 | 2004-08-30 | Canon Kk | Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof |
| US6391743B1 (en) | 1998-09-22 | 2002-05-21 | Canon Kabushiki Kaisha | Method and apparatus for producing photoelectric conversion device |
| US6661044B2 (en) * | 2001-10-22 | 2003-12-09 | Winbond Electronics Corp. | Method of manufacturing MOSEFT and structure thereof |
| FR2860842B1 (fr) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
| FR2899594A1 (fr) * | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
| KR101190074B1 (ko) | 2007-08-31 | 2012-10-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
| FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
| EP2200077B1 (en) * | 2008-12-22 | 2012-12-05 | Soitec | Method for bonding two substrates |
| FR2957189B1 (fr) * | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
| FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685819B2 (ja) * | 1988-03-31 | 1997-12-03 | 株式会社東芝 | 誘電体分離半導体基板とその製造方法 |
| JPH0377329A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0719737B2 (ja) * | 1990-02-28 | 1995-03-06 | 信越半導体株式会社 | Ｓ０１基板の製造方法 |
| EP0444943B1 (en) * | 1990-02-28 | 1997-05-21 | Shin-Etsu Handotai Company Limited | A method of manufacturing a bonded wafer |
| JP3253099B2 (ja) * | 1990-03-27 | 2002-02-04 | キヤノン株式会社 | 半導体基板の作製方法 |
| JPH0636413B2 (ja) * | 1990-03-29 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
| ATE259098T1 (de) * | 1990-08-03 | 2004-02-15 | Canon Kk | Verfahren zur herstellung eines soi-substrats |
| US5621239A (en) * | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
| JPH05217824A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体ウエハ及びその製造方法 |
| JP3237888B2 (ja) * | 1992-01-31 | 2001-12-10 | キヤノン株式会社 | 半導体基体及びその作製方法 |
-
1994
- 1994-06-02 JP JP6121146A patent/JPH0799295A/ja active Pending
- 1994-06-06 EP EP94108618A patent/EP0628995A1/en not_active Withdrawn
-
1997
- 1997-08-19 US US08/914,226 patent/US6387815B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2006129485A1 (ja) * | 2005-05-31 | 2006-12-07 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウエーハの製造方法及び貼り合わせウエーハの外周研削装置 |
| JP2006339302A (ja) * | 2005-05-31 | 2006-12-14 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法及び貼り合わせウエーハの外周研削装置 |
| US7727860B2 (en) | 2005-05-31 | 2010-06-01 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded wafer and outer-peripheral grinding machine of bonded wafer |
| JP2007036185A (ja) * | 2005-07-22 | 2007-02-08 | Sino-American Silicon Products Inc | 複合ウエハ構造の製造方法 |
| JP4611227B2 (ja) * | 2005-07-22 | 2011-01-12 | シノ−アメリカン シリコン プロダクツ インコーポレイテッド | 複合ウエハ構造の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010016423A1 (en) | 2001-08-23 |
| US6387815B2 (en) | 2002-05-14 |
| EP0628995A1 (en) | 1994-12-14 |
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