JPH01312828A - 半導体の製造方法 - Google Patents
半導体の製造方法Info
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- JPH01312828A JPH01312828A JP1089865A JP8986589A JPH01312828A JP H01312828 A JPH01312828 A JP H01312828A JP 1089865 A JP1089865 A JP 1089865A JP 8986589 A JP8986589 A JP 8986589A JP H01312828 A JPH01312828 A JP H01312828A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000013078 crystal Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 25
- 238000005498 polishing Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910052573 porcelain Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000012780 transparent material Substances 0.000 claims 1
- 238000005304 joining Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 13
- 239000002245 particle Substances 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 239000004568 cement Substances 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 235000013871 bee wax Nutrition 0.000 description 1
- 239000012166 beeswax Substances 0.000 description 1
- 229910000019 calcium carbonate Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004898 kneading Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は少なくともディスク−形状の担体およびディス
ク−形状の単結晶半導体を含む半導体の製造方法に関し
、この場合上記担体および半導体の少なくとも１つの主
表面を担体におよび光学的に滑らかにし、これらの担体
および半導体の平坦な主表面を互いに接触させて永久接
合を形成し、この結果として半導体の厚さを減少させて
いる。
ク−形状の単結晶半導体を含む半導体の製造方法に関し
、この場合上記担体および半導体の少なくとも１つの主
表面を担体におよび光学的に滑らかにし、これらの担体
および半導体の平坦な主表面を互いに接触させて永久接
合を形成し、この結果として半導体の厚さを減少させて
いる。
従来の技術
この種の方法は欧州特許明細書第２０９１７３号（１９
８７年１月２１日発行）に記載されている。
８７年１月２１日発行）に記載されている。
特に、本発明は単結晶層を絶縁体上に形成する、特に５
ＯＩ（シリコン−オン絶縁体（Ｓｉｌｉｃｏｎ ０ｎＩ
ｎｓｕｌａｔｏｒ）） と称される構造を得ることで
ある。
ＯＩ（シリコン−オン絶縁体（Ｓｉｌｉｃｏｎ ０ｎＩ
ｎｓｕｌａｔｏｒ）） と称される構造を得ることで
ある。
絶縁体上における半導体層は半導体技術において注目さ
れている。ＳＯＩにより、実際上、薄い半導体を極めて
高性能の半導体デバイスを得るのに極めて有利に用いる
ことができる。この性能は、特にこの層の下の担体にお
いての、例えば外部放射による撹乱（ｄ １ｓｔｕｒ
１ａｎｃｅｓ）が半導体デバイスの作動に影響を及ぼさ
ないことにあるが、しかしながらこの場合には半導体自
体が担体として作用する場合である（ＳＯＩは耐放射線
性である）。薄い半導体層により、円形電流はこれらの
層に設けられる半導体デバイスのまわりに生じない（「
ラッチ−アップ（Ｌａｔｃｈ−ｕｐ） ）。
れている。ＳＯＩにより、実際上、薄い半導体を極めて
高性能の半導体デバイスを得るのに極めて有利に用いる
ことができる。この性能は、特にこの層の下の担体にお
いての、例えば外部放射による撹乱（ｄ １ｓｔｕｒ
１ａｎｃｅｓ）が半導体デバイスの作動に影響を及ぼさ
ないことにあるが、しかしながらこの場合には半導体自
体が担体として作用する場合である（ＳＯＩは耐放射線
性である）。薄い半導体層により、円形電流はこれらの
層に設けられる半導体デバイスのまわりに生じない（「
ラッチ−アップ（Ｌａｔｃｈ−ｕｐ） ）。
欧州特許明細書第２０９１７３号に記載されている方法
は、一般に好ましい結果が得られている。
は、一般に好ましい結果が得られている。
しかしながら、シリコン−オン−絶縁体の場合に、層の
主表面の平面度および平行度に関してサブミクロン精度
を有する半導体層を形成する必要性が高められている。
主表面の平面度および平行度に関してサブミクロン精度
を有する半導体層を形成する必要性が高められている。
更に、正確に規定された値の均一な層厚さを得ることが
試みられている。
試みられている。
半導体を平坦および滑らかにするためには、２種の加工
技術が一般に用いられている。
技術が一般に用いられている。
第１の技術は全く機械的であり（ばら粒子（ｌｏｏｓｅ
ｇｒａｉｎ）による練磨（ｇｒｉｎｄｉｎｇ）または研
磨（ｐａｌ ｉｓｈｉｎｇ）、この場合高い精度が平面
度、滑らかさおよび平行度に関して得ることができる。
ｇｒａｉｎ）による練磨（ｇｒｉｎｄｉｎｇ）または研
磨（ｐａｌ ｉｓｈｉｎｇ）、この場合高い精度が平面
度、滑らかさおよび平行度に関して得ることができる。
サブミクロン精度に適当なこの技術では、表面損傷（ｓ
ｕｒｆａｃｅ ｄａｍａｇｅ）および表面下の結晶乱れ
（ｃｒｙｓｔａｌ ｄｉｓｔｕｒｂａｎｃｅ）を回避で
きない。集積回路を形成する半導体の場合では、これら
の損傷および結晶乱れは受は入れることができない。
ｕｒｆａｃｅ ｄａｍａｇｅ）および表面下の結晶乱れ
（ｃｒｙｓｔａｌ ｄｉｓｔｕｒｂａｎｃｅ）を回避で
きない。集積回路を形成する半導体の場合では、これら
の損傷および結晶乱れは受は入れることができない。
半導体ウェハーを平坦におよび滑らかにする第２の方法
はトリポケミカル（ｔｒｉｂｏｃｈｅｍｉｃａｌ）また
はメカノケミカル（＋＋＋ｅｃｈａｎｏｃｈｅｍｉｃａ
ｌ）技術である。
はトリポケミカル（ｔｒｉｂｏｃｈｅｍｉｃａｌ）また
はメカノケミカル（＋＋＋ｅｃｈａｎｏｃｈｅｍｉｃａ
ｌ）技術である。
この方法では、損傷のない表面が得られ、かつ結晶乱れ
が表面下に生じない。しかしながら、この技術では幾何
学的精度が比較的に低く、ミクロン寸法の偏差を生ずる
。
が表面下に生じない。しかしながら、この技術では幾何
学的精度が比較的に低く、ミクロン寸法の偏差を生ずる
。
発明が解決しようとする課題
本発明は上述する欠点を除去するために、半導体層の主
表面の平面度および平行度に関して極めて高い幾何学的
精度を得ることができ、表面に損傷を与えることがなく
、かつ半導体表面において結晶乱れを回避できる方法を
確立することを目的とする。
表面の平面度および平行度に関して極めて高い幾何学的
精度を得ることができ、表面に損傷を与えることがなく
、かつ半導体表面において結晶乱れを回避できる方法を
確立することを目的とする。
課題を解決するための手段
本発明の上述する目的を達成するために、担体を精密に
平坦および平行な主表面を有し、かつ担体の最大寸法の
少なくとも１／８の厚さを有する支持体に一時的に接合
し：担体の遊離主表面を少なくとも１７２μｍの平面度
の精度に機械的に研磨し；担体を支持体から分離し、研
磨主表面を支持体に一時的に接合し；担体の他の主表面
を少なくとも１７２μｍの平面度および少なくとも１７
２μｍの主表面間の平行度（主表面間の最大厚さ偏差）
の精度に機械的に研磨し；半導体を主表面を介して担体
の主表面に永久的に接合した後、半導体を所望の最終層
厚さより少なくとも５０μｍ以上の厚さに機械的に研削
（ｇｒｏｕｎｄ） Ｌ；最終段階として機械的研磨段階
で、最終の所望の層厚さより約１０μｍ以上の厚さに機
械的研磨およびトリポケミカル的研磨を交互に行い；お
よび更に、トリポケミカル的研磨段階を、半導体の所望
の層厚さを得るまで行って少なくともディスク−形状の
担体およびディスク−形状の単結晶半導体を含む半導体
を製造するようしにする。
平坦および平行な主表面を有し、かつ担体の最大寸法の
少なくとも１／８の厚さを有する支持体に一時的に接合
し：担体の遊離主表面を少なくとも１７２μｍの平面度
の精度に機械的に研磨し；担体を支持体から分離し、研
磨主表面を支持体に一時的に接合し；担体の他の主表面
を少なくとも１７２μｍの平面度および少なくとも１７
２μｍの主表面間の平行度（主表面間の最大厚さ偏差）
の精度に機械的に研磨し；半導体を主表面を介して担体
の主表面に永久的に接合した後、半導体を所望の最終層
厚さより少なくとも５０μｍ以上の厚さに機械的に研削
（ｇｒｏｕｎｄ） Ｌ；最終段階として機械的研磨段階
で、最終の所望の層厚さより約１０μｍ以上の厚さに機
械的研磨およびトリポケミカル的研磨を交互に行い；お
よび更に、トリポケミカル的研磨段階を、半導体の所望
の層厚さを得るまで行って少なくともディスク−形状の
担体およびディスク−形状の単結晶半導体を含む半導体
を製造するようしにする。
十分な厚さの支持体を用いることによって、高い幾何学
的精度の平面度および平行度を有する担体の主表面を得
ることができる。ばら粒子による機械的研磨によって、
大きさおよび形状に対して高い精度を得ることができる
。両生表面が同じ作動をうけて得られるウェハーにおけ
る応力平衡が存在する場合には、表面下に生ずる任意の
結晶乱れが担体の機能に損傷を与えないようになり、そ
りを回避することができる。
的精度の平面度および平行度を有する担体の主表面を得
ることができる。ばら粒子による機械的研磨によって、
大きさおよび形状に対して高い精度を得ることができる
。両生表面が同じ作動をうけて得られるウェハーにおけ
る応力平衡が存在する場合には、表面下に生ずる任意の
結晶乱れが担体の機能に損傷を与えないようになり、そ
りを回避することができる。
半導体を担体に永久的に接合した後、半導体の厚さを減
少させる。本発明の方法を用いることによって、高い幾
何的精度を得ることができる。この高い精度は主として
機械的研削および研磨段階で得ることができる。トリポ
ケミカル研磨段階によって、任意の結晶乱れを、精度を
損なうことなく実質的に除去することができる。これら
の技術を組み合わせることによって、最適な幾何学的精
度および結晶乱れのない表面の、極めて均一な厚さの最
終半導体層を得ることができる。
少させる。本発明の方法を用いることによって、高い幾
何的精度を得ることができる。この高い精度は主として
機械的研削および研磨段階で得ることができる。トリポ
ケミカル研磨段階によって、任意の結晶乱れを、精度を
損なうことなく実質的に除去することができる。これら
の技術を組み合わせることによって、最適な幾何学的精
度および結晶乱れのない表面の、極めて均一な厚さの最
終半導体層を得ることができる。
実施例
次に、本発明を添付図面に基づいて説明する。
第１図は支持体１を示しており、この支持体１には他の
加工手段のために担体２を設ける。支持体１は石英ガラ
スからなるのが好ましい。この支持体２は高い幾何学的
精度の形態で用いる。主表面は極めて正確に平行にし、
かつ完全に平坦にする。支持体１の厚さは担体２の最大
寸法の少なくとも１７８にし、担体２は大体、円筒形デ
ィスクのように形成する。支持体１は比較的に厚い厚さ
であるために、担体２に加えられる加工処理段階中に、
支持体の形状に変化を与え難くする。
加工手段のために担体２を設ける。支持体１は石英ガラ
スからなるのが好ましい。この支持体２は高い幾何学的
精度の形態で用いる。主表面は極めて正確に平行にし、
かつ完全に平坦にする。支持体１の厚さは担体２の最大
寸法の少なくとも１７８にし、担体２は大体、円筒形デ
ィスクのように形成する。支持体１は比較的に厚い厚さ
であるために、担体２に加えられる加工処理段階中に、
支持体の形状に変化を与え難くする。
担体２は支持体１にセメントで接合するのが好ましい。
浅い深さのみぞ３を支持体１に設ける場合には、担体２
を支持体１に押圧する場合に大部分のセメントがみぞ３
に導入される。例えば、みつろうおよび充填剤（＾Ｌ２
０３またはＣａＣ０３）からなるセメントは熱状態で塗
布することができる。冷却する際に、セメントは収縮し
て担体を支持体に強固に引き寄せる。必要に応じて、セ
メントの冷却中、担体を一定の圧力下に維持する。
を支持体１に押圧する場合に大部分のセメントがみぞ３
に導入される。例えば、みつろうおよび充填剤（＾Ｌ２
０３またはＣａＣ０３）からなるセメントは熱状態で塗
布することができる。冷却する際に、セメントは収縮し
て担体を支持体に強固に引き寄せる。必要に応じて、セ
メントの冷却中、担体を一定の圧力下に維持する。
また、担体は支持体に異なる手段で接合することができ
る。例えば、支持体の上部表面に環状のみぞを設けるこ
とができる。このみぞの寸法は担体の直径より幾分小さ
くし、その垂直断面を数ミクロンにする。支持体の内部
ダクトを介して、真空を環状のみぞに引くようにするこ
とがでのる。
る。例えば、支持体の上部表面に環状のみぞを設けるこ
とができる。このみぞの寸法は担体の直径より幾分小さ
くし、その垂直断面を数ミクロンにする。支持体の内部
ダクトを介して、真空を環状のみぞに引くようにするこ
とがでのる。
担体２は、片側または両側に研磨した主表面を有する一
般に市販されている半導体ウェハーを用いることができ
る。これらのウェハーの平面度は主表面のミクロ精度お
よび平行度についての要件を満たしていない。
般に市販されている半導体ウェハーを用いることができ
る。これらのウェハーの平面度は主表面のミクロ精度お
よび平行度についての要件を満たしていない。
本発明の方法の第１段階は完全に滑らかで、かつ平坦な
主表面を有する担体２を形成することからなり、主表面
は互いに完全に平行であるようにする。担体２は一方の
主表面によって支持体に、例えば上述する手段で第２図
に示すように固定する。次いで、他の主表面を機械的に
研磨する。この機械的研磨段階は、例えばピッチからな
る研磨基体上において水中のα−ＡＬ、０３粉末を用い
て行う。α−ＡＬ、ＩＩ）３粉末の粒度は、この予備研
磨段階においては０．３μｍにすることができる。後研
磨は０．０５μｍの粒度を有するβ−ＡＬ２０３粉末で
行うことができる。約１０〜２５μｍを研磨し、研磨主
表面は支持体に対して完全に平行にする。
主表面を有する担体２を形成することからなり、主表面
は互いに完全に平行であるようにする。担体２は一方の
主表面によって支持体に、例えば上述する手段で第２図
に示すように固定する。次いで、他の主表面を機械的に
研磨する。この機械的研磨段階は、例えばピッチからな
る研磨基体上において水中のα−ＡＬ、０３粉末を用い
て行う。α−ＡＬ、ＩＩ）３粉末の粒度は、この予備研
磨段階においては０．３μｍにすることができる。後研
磨は０．０５μｍの粒度を有するβ−ＡＬ２０３粉末で
行うことができる。約１０〜２５μｍを研磨し、研磨主
表面は支持体に対して完全に平行にする。
担体を支持体から分離した後、研磨主表面を支持体に固
定し、他方の主表面を同様にして研磨する。この加工処
理段階後、平行な主表面を有する担体が得られ、厚さの
偏差は、例えば１０ｃｍ直径の担体全体についＣ１／２
μｍ以下である。滑らかさは平均値からの偏差が５０人
より小さくなるようにする。
定し、他方の主表面を同様にして研磨する。この加工処
理段階後、平行な主表面を有する担体が得られ、厚さの
偏差は、例えば１０ｃｍ直径の担体全体についＣ１／２
μｍ以下である。滑らかさは平均値からの偏差が５０人
より小さくなるようにする。
第３図は支持体ｌ、これに接合した担体２およびこの担
体２上に設ける半導体４を示しており、この場合半導体
４に薄い酸化珪素層５を設けている。−役に、半導体ウ
ェハーの厚さは５２５μｍとし、その直径は１０ｃｍと
する。酸化珪素層５は１μｍ厚さにする。半導体ウェハ
ー４は、層５を設けたウェハーの主表面を介して担体に
強固に接合する。次いで、互いに接合すべき主表面を完
全にきれきいにし、ちりを除去する。主表面は絞り手段
（ｗｒ ｉｎｇ ｉ ｎｇ）により互いに接合するのが
好ましい。
体２上に設ける半導体４を示しており、この場合半導体
４に薄い酸化珪素層５を設けている。−役に、半導体ウ
ェハーの厚さは５２５μｍとし、その直径は１０ｃｍと
する。酸化珪素層５は１μｍ厚さにする。半導体ウェハ
ー４は、層５を設けたウェハーの主表面を介して担体に
強固に接合する。次いで、互いに接合すべき主表面を完
全にきれきいにし、ちりを除去する。主表面は絞り手段
（ｗｒ ｉｎｇ ｉ ｎｇ）により互いに接合するのが
好ましい。
この接合は両表面の双極子力（ｄｉｐｏｌｅ ｆｏｒｃ
ｅｓ） により生ずるファン デル ワールス結合であ
る。
ｅｓ） により生ずるファン デル ワールス結合であ
る。
この１例は欧州特許明細書第２０９１７３号に記載され
ている。
ている。
半導体ウェハー４は厚さを減少させ、すなわち：ウエハ
ー全体にわたって極めて正確に薄くする必要がある。そ
れ故、結晶乱れを最終表面下に生じないようにする。そ
こで例えば５０ｐ−ｍの厚さに機械的研出することによ
って開始することができるｑそこで、高い幾何学的精度
を満たす表面が得られる。この高い精度を得るために、
機械的研削の段階を、例えば水溶液において炭化珪素粒
子で行うこきができる。この段階において、表面の下に
欠陥；すなわち、結晶乱れが存在する。この深さは使用
する粒子に影響する。この深さは２５μｍまでである。
ー全体にわたって極めて正確に薄くする必要がある。そ
れ故、結晶乱れを最終表面下に生じないようにする。そ
こで例えば５０ｐ−ｍの厚さに機械的研出することによ
って開始することができるｑそこで、高い幾何学的精度
を満たす表面が得られる。この高い精度を得るために、
機械的研削の段階を、例えば水溶液において炭化珪素粒
子で行うこきができる。この段階において、表面の下に
欠陥；すなわち、結晶乱れが存在する。この深さは使用
する粒子に影響する。この深さは２５μｍまでである。
次の段階において、表面損傷をトリポケミカル研磨によ
り研磨除去する。トリボケミカル腐食段階は、例えば１
０〜１１の範囲の酸性度を有するＮａｐ）（溶液におい
て３０ｐｍの平均粒度を有するＳｉＯ□粒子で行う。研
磨圧は、例えば３００〜５００ ｙ ／ｃｔｌにするこ
とができる。はぼ損傷深さを研磨除去した後、例えば２
５μｍの厚さを得る。これにより表面から損傷を除去で
きるが、しかし幾何学的精度を低下する。平行度の偏差
は、例えば１μｍまたはこれより僅かに太き（なる。
り研磨除去する。トリボケミカル腐食段階は、例えば１
０〜１１の範囲の酸性度を有するＮａｐ）（溶液におい
て３０ｐｍの平均粒度を有するＳｉＯ□粒子で行う。研
磨圧は、例えば３００〜５００ ｙ ／ｃｔｌにするこ
とができる。はぼ損傷深さを研磨除去した後、例えば２
５μｍの厚さを得る。これにより表面から損傷を除去で
きるが、しかし幾何学的精度を低下する。平行度の偏差
は、例えば１μｍまたはこれより僅かに太き（なる。
次いで、再び機械的加工を施す。しかし、研磨方法は表
面損傷を最小にするようにする。このために、損傷深さ
は大体５μｍである。この微細研磨は水溶液における０
、０５μｍの粒度を有する研磨粉末ＡＩ、０３で行うこ
とができる。例えば商品名ｒＰＡＮ−ＷＪで知られてい
る研磨化学布（ｐｏｌｉｓｈｉｎｇ ｃｈｅｍｏｔｅｘ
ｔｉｌｅ）を基体として用いることができる場合には、
１００〜１５０ｇ／ｃＩ１１の圧力を用い、２５％の回
転差の二重−偏心研磨機で回転操作するのが好ましい。
面損傷を最小にするようにする。このために、損傷深さ
は大体５μｍである。この微細研磨は水溶液における０
、０５μｍの粒度を有する研磨粉末ＡＩ、０３で行うこ
とができる。例えば商品名ｒＰＡＮ−ＷＪで知られてい
る研磨化学布（ｐｏｌｉｓｈｉｎｇ ｃｈｅｍｏｔｅｘ
ｔｉｌｅ）を基体として用いることができる場合には、
１００〜１５０ｇ／ｃＩ１１の圧力を用い、２５％の回
転差の二重−偏心研磨機で回転操作するのが好ましい。
次いで、極めて高い幾何的精度を得ることのできる微細
研磨を、半導体ウェハーの厚さが約１０μｍになるまで
継続することができる。
研磨を、半導体ウェハーの厚さが約１０μｍになるまで
継続することができる。
最終研磨段階を上述すると同様にトリボケミカル的に行
って、例えば５μｍの半導体層の厚さに減少させる。少
量の材料だけを除去するために、幾何学的精度はもはや
、殆ど影響を受けることがない。
って、例えば５μｍの半導体層の厚さに減少させる。少
量の材料だけを除去するために、幾何学的精度はもはや
、殆ど影響を受けることがない。
原則として、開始する研磨段階については重要でない。
機械的段階は高い幾何学的精度のために行い、最終研磨
段階を、表面損傷を完全に除去するトリポケミカル的段
階にする。
段階を、表面損傷を完全に除去するトリポケミカル的段
階にする。
次いで、薄い半導体ウェハーを設けた担体を支持体から
分離する。これにより、絶縁体上の珪素に集積回路を作
ることのできる、半導体を含む構成部分の集成体を得る
ことができる（第４図）。
分離する。これにより、絶縁体上の珪素に集積回路を作
ることのできる、半導体を含む構成部分の集成体を得る
ことができる（第４図）。
構造を明確にするために、厚さの寸法は拡大して示して
いる。
いる。
１例として、半導体層を５μｍの厚さに薄くするように
加工する。この目的のために、正確な厚さの測定を層（
約４μｍ厚さにする）について行う。次いで、表面を定
められた時間で熱酸化する。
加工する。この目的のために、正確な厚さの測定を層（
約４μｍ厚さにする）について行う。次いで、表面を定
められた時間で熱酸化する。
次いで、形成した酸化珪素を腐食プロセス（例えばＨＦ
溶液において）で除去し、こねにより半導体層のチ定厚
さを得ることができる。
溶液において）で除去し、こねにより半導体層のチ定厚
さを得ることができる。
上述ｒる例を種、′７変えて、本発明の種々の方法を達
成することができる。、支持体の厚さは支持体の直径の
少なくとも１／）ｌにするこ出ができる。実際上、比１
／４は極め′：′満星する。担体は上述するように一時
的に固定するのが好ましいが、しかし必要に応じて異な
る手段で行・うことができる。
成することができる。、支持体の厚さは支持体の直径の
少なくとも１／）ｌにするこ出ができる。実際上、比１
／４は極め′：′満星する。担体は上述するように一時
的に固定するのが好ましいが、しかし必要に応じて異な
る手段で行・うことができる。
十述セろ例とは異にして、Ｎ−′−厚導体担体に、支持
体から分離した担体によって永久に固定することができ
ろ。次いで、絞り処理段階（ｖｒ＋ｎｇ＋ｎに５ｔｅｐ
） は容易に機械化することができる。しかしながら
、半導体ウェハーの厚さを減少させろために、全体を再
び支持体に接合するβ要がある５、次いで、支持体す、
；、ておける両位置決め（ｒｅｐｏｓｉｔｉｏｎｉｎｇ
）の正確さを高める必要がある。
体から分離した担体によって永久に固定することができ
ろ。次いで、絞り処理段階（ｖｒ＋ｎｇ＋ｎに５ｔｅｐ
） は容易に機械化することができる。しかしながら
、半導体ウェハーの厚さを減少させろために、全体を再
び支持体に接合するβ要がある５、次いで、支持体す、
；、ておける両位置決め（ｒｅｐｏｓｉｔｉｏｎｉｎｇ
）の正確さを高める必要がある。
担体２は、例えば石英ガラスから作ることができる。ま
た、珪素、好ましくは単結晶珪素の担体を用いることが
できる。担体並びに半導体をドープすることができ、任
意の所望のドーピングを行うことができ、ドーピングは
同じタイプまたは反対タイプ（ｐおよびｎ）にすること
ができる。
た、珪素、好ましくは単結晶珪素の担体を用いることが
できる。担体並びに半導体をドープすることができ、任
意の所望のドーピングを行うことができ、ドーピングは
同じタイプまたは反対タイプ（ｐおよびｎ）にすること
ができる。
使用例については文献ｒＬ’ Ｄｎｄｅ Ｅｌｅｃｔｒ
ｉｑ口ｅ）１、「映像管の電子読取り用のソリッドステ
・−ジ像センサー 」ｖｏｌ、６７．９９−１０７
（１９８７年１１月）（第３図に示す電子モード＠唄）
に示されでいろ。
ｉｑ口ｅ）１、「映像管の電子読取り用のソリッドステ
・−ジ像センサー 」ｖｏｌ、６７．９９−１０７
（１９８７年１１月）（第３図に示す電子モード＠唄）
に示されでいろ。
この文献に示されている例は−Ｌ述−４る１：４段こ゛
有モ１１に作ることができる。
有モ１１に作ることができる。
半導体は機能的に異なる特性、例スーは電気的、または
光学的（レーザー）または光学電、気（ｏｐｔｏ−ｅｌ
ｅｃｔｒｉｃａｌ）特性を有することがごきろっ担体は
機械的研磨プロセスによっご極めで高い幾何学的精度を
有している。必要に応じて、この研磨プロセスにより生
じた担体上の損傷深さ４ ）リボケミカル操作によって
除去することができる。
光学的（レーザー）または光学電、気（ｏｐｔｏ−ｅｌ
ｅｃｔｒｉｃａｌ）特性を有することがごきろっ担体は
機械的研磨プロセスによっご極めで高い幾何学的精度を
有している。必要に応じて、この研磨プロセスにより生
じた担体上の損傷深さ４ ）リボケミカル操作によって
除去することができる。
担体は、特定の特性、例えば磁器、磁器−光学、光屈折
、圧電（ｐ＋ｅｚｏ−ｅｌｅｃｔｒｉｃａｌ）または光
学電気特性を有する材料から作ることができる。
、圧電（ｐ＋ｅｚｏ−ｅｌｅｃｔｒｉｃａｌ）または光
学電気特性を有する材料から作ることができる。
担体と半導体との間に化学バリヤー（（：ｈｅｍ＋ｃａ
ｌｂａｒｒｉｅｒ）を設けるのが望ましい。このバリヤ
ーは、例えば窒化珪素層で構成することができ、この層
は２個の酸化珪素層の間に埋め込むことができる。
ｌｂａｒｒｉｅｒ）を設けるのが望ましい。このバリヤ
ーは、例えば窒化珪素層で構成することができ、この層
は２個の酸化珪素層の間に埋め込むことができる。
半導体には活性電子素子を容易に設けることができる。
主表面は、担体上に絞り処理できるように平面化する（
ｐｌａｎａｒｉｚｅ＋ｊ）ことができる。また、活性素
子を設けた平面化主表面を担体の主表面に接合する場合
には、上述する種類の方法を用いることができる。
ｐｌａｎａｒｉｚｅ＋ｊ）ことができる。また、活性素
子を設けた平面化主表面を担体の主表面に接合する場合
には、上述する種類の方法を用いることができる。
第１図は担体を固定する前の支持体および担体の断面を
示す本発明の詳細な説明するための説明用線図、 第２図は担体を支持体に固定した状態の断面を示す本発
明の詳細な説明するための説明用線図、第３図は支持体
に加工処理した担体を固定し、この上にまだ加工処理し
ない半導体層を設けた状態の断面を示す本発明の詳細な
説明するための説明用線図、および 第４図は本発明の方法により半導体層を永久に固定した
分離した担体ディスクの説明用線図である。 ■・・・支持体 ２・・・担体３・・・みぞ
４・・・半導体（ウェハー）５・・・酸
化珪素層
示す本発明の詳細な説明するための説明用線図、 第２図は担体を支持体に固定した状態の断面を示す本発
明の詳細な説明するための説明用線図、第３図は支持体
に加工処理した担体を固定し、この上にまだ加工処理し
ない半導体層を設けた状態の断面を示す本発明の詳細な
説明するための説明用線図、および 第４図は本発明の方法により半導体層を永久に固定した
分離した担体ディスクの説明用線図である。 ■・・・支持体 ２・・・担体３・・・みぞ
４・・・半導体（ウェハー）５・・・酸
化珪素層
Claims (1)
- 【特許請求の範囲】 １、少なくともディスクー形状の担体およびディスクー
形状の単結晶半導体の少なくとも１つの主表面を平坦に
および光学的に滑らかにし、これら両担体および半導体
の平坦な主表面を互いに接触させて永久接合を形成して
半導体の厚さを減少させる前記担体および前記半導体を
含む半導体の製造方法において、担体を精密に平坦およ
び平行な主表面を有し、かつ担体の最大寸法の少なくと
も１／８の厚さを有する支持体に一時的に接合し；担体
の遊離主表面を少なくとも１／２μｍの平面度の精度に
機械的に研磨し；担体を支持体から分離し、研磨主表面
を支持体に一時的に接合し；担体の他の主表面を少なく
とも１／２μｍの平面度および少なくとも１／２μｍの
主表面間の平行度の精度に機械的に研磨し；半導体を主
表面を介して担体の主表面に永久的に接合した後、半導
体を所望の最終層厚さより少なくとも５０μｍ以上の厚
さに機械的に研削し；最終の所望の層厚さより約１０μ
ｍ以上の厚さにトリポケミカル的研磨および機械的研磨
を交互に行い；および半導体の所望の層厚さを得るまで
トリポケミカル的に研磨することを特徴とする少なくと
もディスクー形状の担体およびディスクー形状の単結晶
半導体を含む半導体の製造方法。 ２、半導体層の厚さを更に減少させ、薄い半導体層を測
定した後、正確に定めた深さに熱酸化し、熱酸化物を選
択的に腐食除去する請求項１記載の方法。 ３、支持体を石英から作り、担体を半導体、磁器、圧電
、光屈折、電気光学（ｅｌｅｃｔｒｏ−ｏｐｔｉｃａｌ
）特性またはこれらの特性の組合せを有する材料から作
る請求項１または２記載の方法。 ４、単結晶半導体を担体に接合すべき主表面に酸化珪素
層により、次いで窒化珪素層および最後に酸化珪素層で
設ける請求項３記載の方法。 ５、支持体を石英から作り、担体を石英から作り、単結
晶半導体を担体に接合すべき主表面に酸化珪素層で設け
る請求項１または２記載の方法。 ６、支持体を石英から作り、担体を光学的に透明な材料
から作り、および接合する前に、半導体を接合すべき主
表面の側に活性半導体阻止により設け、および主表面を
平面化する請求項１または２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800953 | 1988-04-13 | ||
| NL8800953A NL8800953A (nl) | 1988-04-13 | 1988-04-13 | Werkwijze voor het vervaardigen van een halfgeleiderlichaam. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01312828A true JPH01312828A (ja) | 1989-12-18 |
Family
ID=19852120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089865A Pending JPH01312828A (ja) | 1988-04-13 | 1989-04-11 | 半導体の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5028558A (ja) |
| EP (1) | EP0337556B1 (ja) |
| JP (1) | JPH01312828A (ja) |
| KR (1) | KR890016637A (ja) |
| DE (1) | DE68910368T2 (ja) |
| NL (1) | NL8800953A (ja) |
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-
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- 1989-04-07 DE DE89200875T patent/DE68910368T2/de not_active Expired - Fee Related
- 1989-04-07 EP EP89200875A patent/EP0337556B1/en not_active Expired - Lifetime
- 1989-04-11 JP JP1089865A patent/JPH01312828A/ja active Pending
- 1989-04-11 US US07/336,170 patent/US5028558A/en not_active Expired - Fee Related
- 1989-04-13 KR KR1019890004879A patent/KR890016637A/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0337556B1 (en) | 1993-11-03 |
| EP0337556A1 (en) | 1989-10-18 |
| DE68910368T2 (de) | 1994-05-11 |
| NL8800953A (nl) | 1989-11-01 |
| US5028558A (en) | 1991-07-02 |
| DE68910368D1 (de) | 1993-12-09 |
| KR890016637A (ko) | 1989-11-29 |
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