JP2001501368A - 接着した半導体基板の平坦化方法 - Google Patents

Abstract

(57)【要約】 目標厚Ｔ_tの半導体層を有する基板を調整する方法。本方法では、２つのウエハが接着されて基板が形成される。一方のウエハは既知の厚みＴ_knownを有し、その厚み変動は約０．７５マイクロメートル未満である。第２のウエハは半導体材料を有する。基板は第１のストック除去工程で薄層化され、半導体層の厚みが小さくなる。薄層化された基板の前面と背面との距離が上記前面の不連続点において測定され、厚みデータが作成される。第２のストック除去工程において、残りのストック（余剰部分）が薄層化された前面から除去され、半導体層の厚みが目標厚Ｔ_tまで小さくなる。ここで各不連続点において除去されるストック量は、厚みデータ、Ｔ_t、Ｔ_knownを考慮して決定される。

Description

【発明の詳細な説明】 接着した半導体基板の平坦化方法 発明の背景 本発明は、２つ以上の接着した半導体ウエハを有する半導体基板の表面を平坦 化する方法に関する。特に、本発明は、均一で所定の厚さを有する接着された基 板を得る手段を提供すると共に、この方法で得られた接着基板の集団に対する手 段を提供するものである。 絶縁基板上に設けた半導体（ＳＯＩ）は、半導体産業において増大する実用化 の成果物である。通常、これらの基板は、一般にデバイス層と呼ばれる薄いシリ コン層又は他の半導体層と、絶縁層と、ウエハ層（又は支持層）とを備えている 。絶縁層は一般にシリコン酸化物、シリコン窒化物、またはその他の誘電材料を 有し、電気的にデバイス層を支持層から分離している。 ＳＯＩ基板は、２つのシリコンウエハを接着して得られている。一般に、絶縁 層は一方又は両方のウエハの研磨層上に形成され、これら２つのウエハがそれら の接着界面にある絶縁層と共に接着される。接着されたウエハの一方の厚みが種 々の手段により減少され、絶縁層上に薄いデバイス層が製造される。 ＳＯＩ基板を製造するために提案された一つの方法が接着・エッチング法で、 その概要が図１に示してある。この方法の開始材料はハンドルウエハ１とデバイ スウエハ２である。ハンドルウエハ１は、厚いシリコン層３と、酸化物層４とを 有する。デバイスウエハ２は、シリコンからなるエピタキシャル法で成長したデ バイス層５と、重度にドーピングされたシリコンからなるエピタキシャル成長層 ６と、厚いシリコン層７を有する。次に、これらのウエハは、デバイス層５を酸 化物層４に接着して連結し、接着基板８が形成される。厚いシリコン層７はエッ チング、またはエッチングとこのエッチングに続く機械的な研磨との組み合わせ により除去され、重度にドーピングされたシリコン層６が露出される。次に、重 度にドーピングされたシリコン層６はエッチング液を用いて除去されてＳＯＩ基 板９が得られる。この基板９は、サポート層３、絶縁層４の上に、露出したデバ イス層５を有する。例えば、欧州特許出願公開公報第０５２０２１６Ａ２号参照 。 上述した接着・エッチング法は高品質のＳＯＩ基板を製造するために利用でき るものであるが、実施するには比較的複雑で、種々の制約を受ける。例えば、一 般に、エピタキシャル成長法はデバイス層のドーピングを最小に止めるために低 温で行われ、それはエピタキシャル成長速度を低下させ、その結果、エピタキシ ャル反応器の設備の処理量を低下させる効果を有する。これと同様の理由から、 一般に、絶縁酸化物層が、デバイス層ではなく、ハンドルウエハ上で成長させる 。 連結されたウエハの一方の厚みを減少するために提案されている別の方法がプ ラズマを利用した化学的エッチング法（ＰＡＣＥ）で、その概要が図２に示して ある。この方法では、シリコン層３と酸化物層４とを有するハンドルウエハ１を シリコンデバイスウエハ２に接着してＳＯＩ基板８’が形成される。次に、基板 ８’は２つのストック除去工程で薄層化される。第１の工程では、従来の研削法 、化学機械的研磨法、またはその他の除去手段を用いて、表面１０からシリコン の余剰部分（ストック）が急速に、しかし必ずしも均一にではなく除去され、フ ィルム２’が製造される。このフィルム２’は過渡的な厚さＴ_intを有し、これ はデバイス層の最終目標厚Ｔ_tよりも大きな値である。第１のストック除去工程 で生じた不均一性を少なくするために、フィルム２’の厚さが偏光解析器、高周 波音響装置、又は表面干渉計を用いて測定される。次に、フィルム２’の各点に おける厚みを表すプロファイルデータが作成されて、フィルム２’の全体面に関 する、休止時間とポジションとの関係を表したマップが得られる。このマップは 、フィルム２’上を移動する材料除去ツール（例えば、プラズマパック）の移動 を制御するために利用され、フィルム２’の表面１０’からストック（余剰部分 ）を局部的に除去し、厚さＴ_tを有するデバイス層５を備えたＳＯＩウエハ９を 製造する。例えば、米国特許第５，２５４，８３０号を参照。 ＰＡＣＥ法の一つの利点は、ほとんど厚み変動（ＴＴＶ：Total Thickness V ariation）の無いＳＯＩ基板（例えば、約１０ナノメートルの厚み変動の目標厚 ）を製造できることである。しかし、この方法は、デバイス層の光学的な厚み 測定法に依存する。そのため、厚みを測定する装置の動作波長がデバイス層の透 明範囲内でなければならない。したがって、一般的に使用される波長の場合、厚 みが約７マイクロメートルよりも大きなデバイス層を測定するためにこの方法は 使用できないし、重度にドーピングされるか、その他の光学的に不透明な層の厚 みを測定するために使用することも出来ない。さらに、デバイス層の厚み変動し かこの方法で制御できない。サポート層の厚み変動は無視され、ＳＯＩ基板にプ リントされる。この効果が図３に概略示してあり、この図は非常に大きな厚み変 動を有するハンドルウエハを用いたＳＯＩ基板を詳細に誇張して示している。出 来あがったものはＳＯＩ基板で、これはデバイス層５に殆ど又は全く厚み変動の 無いものであるが、シリコン層３と基板９に相当な厚み変動を有する。 発明の概要 そこで、本発明の目的は、不当に複雑でない基板を調整する方法、絶縁層を接 着前にハンドルウエハ、デバイスウエハ又はそれらの両方の上に形成する方法、 熱的な処理規制の無い方法、光学的に不透明な層を利用できる方法、デバイス層 だけでなく基板の厚み変動を制御できる方法を提供することである。 したがって、簡単に説明すると、本発明は、目標厚Ｔ_tの半導体層を有する基 板を調整する方法に関する。この方法は、対向する２つのウエハを接着して一つ の基板を形成する工程を有する。この基板において、一方のウエハは、既知の厚 みＴ_knownを有し、厚み変動が０．７５マイクロメートル未満である。他方のウ エハは、半導体材料の層を備えている。この基板は第１のストック除去工程で薄 くされ、半導体層の厚さが減少する。薄くなった基板の前面と背面との間の距離 が、上記前面上の不連続点で測定され、厚みデータが作成される。次に、第２の ストック除去工程で、薄くなった基板の前面から余剰部分（ストック部分）が除 去され、半導体層の厚みを目標厚Ｔ_tまで減少する。このとき、上述した不連続 点のそれぞれにおいて除去されるストック部分の量は、厚みデータＴ_tとＴ_known を考慮して決定される。 本発明はまた、２つ以上のウエハを接着して調整された基板の集団に関する。 この集団は、基板に関して約０．２ミクロンメートル以下の平均厚変動を有する と共に半導体層に関して約０．５ミクロンメートル以下の平均厚変動を有する少 なくとも１０個の基板からなる。 その他の目的と特徴は一部が明らかであるし、また一部を以下で指摘する。 図面の簡単な説明 図１は、第１の従来の方法に基づいて調整された接着ＳＯＩ基板の概略断面図 である。 図２は、第２の従来の方法に基づいて調整された接着ＳＯＩ基板の概略断面図 である。 図３は、相当な厚み変動を有するハンドルウエハを用いた第２の従来の方法に 基づいて調整された接着ＳＯＩ基板の概略断面図である。 図４は、本発明の方法に基づいて調整された接着ＳＯＩ基板の概略断面図であ る。 これらの図面において、対応する参照符号は対応する部分を示す。 好適な実施形態の説明 図において、特に図４において、本発明の方法は開始材料としてハンドルウエ ハ１を用いる。一般に、ハンドルウエハ１はパターン化又は非パターン化されて おり、任意の径と目標厚を有する。これは、半導体の適用に応じて異なる。例え ば、径は４から８インチ（１００から２００ｍｍ）以上、厚さは４７５から７２ ５マイクロメートル以上で、一般に厚さは径の増加に応じて増加する。 第１の工程において、ハンドルウエハ１が平坦化され、公知の厚さの超平坦な ウエハが形成される。平坦化されたウエハは、好ましくは１マイクロメートル未 満の厚み変動を有し、さらに好ましくは約０．７５マイクロメートル未満の厚み 変動、さらに好ましくは約０．５マイクロメートル未満の厚み変動、さらに好ま しくは約０．２マイクロメートル未満の厚み変動、最適には約０．１マイクロメ ートル未満の厚み変動を有するのがよい。この厚み変動基準を満足するウエハは 、 例えば、米国特許第４，６６８，３６６号、第５，２５４，８３０号、第５，２ ９１，４１５号、第５，３７５，０６４号、第５，３７６，２２４号、および第 ５，４９１，５７１号に開示されているＰＡＣＥに基づく技術を用いて用意する ことができる。この技術を用いた正確なウエハ成形装置は、ＩＰＥＣ/Ｐｒｅｃ ｉｓｉｏｎ（コネチカット州ベトール）から、ＰＷＳ−２００の商標で商業的に 提供されている。 一般に、２５μｍ×２５μｍの領域について約０．１ｎｍ未満の表面粗さ（ｒ ｍｓ）を有するウエハが接着可能である。しかし、プラズマによりウエハを薄く するプロセスの後には、例えば原子力顕微鏡（ＡＦＭ）で測定した場合に、相当 量の表面粗さ（ｒｍｓ）がシリコンウエハの表面に残る。したがって、プラズマ により薄くしたハンドルウエハの表面の粗さは上記レベルの粗さよりも小さい値 まで減少するのが好ましい。これは、「キス」研磨法と呼ばれる光研磨法で行う のが好都合である。除去量を求めるアルゴリズムは以下の通りである。 （１）プラズマで薄くした表面のピーク（ｐ）から谷（ｖ）までの粗さ；ｒ（ｐ ｖ）を求める。（２）仕上げ型式のスラリー（例えば、希釈したＧｌａｎｚｏｘ ）を用いて約３ｒ（ｐ−ｖ）から約４ｒ（ｐ−ｖ）の粗さを除去するための研磨 プロセスを計画する。（３）従来のＲＣＡ型クリーニング。この少量のシリコン を除去することは、ウエハの厚み変動を低下させるものでない。 厚み変動を制御する必要性を考慮し、ハンドルウエハ１は、機械的に他の層を 支持する何らかの材料を有する。この材料は、そのような構造の取り扱いと処理 を可能にするもので、デバイス層の汚染源となるものでない。そのような材料に は、例えば、初期半導体材料、合成半導体材料、多結晶シリコン、水晶のような ガラス材料、またはアルミニウム酸化物、アルミニウム窒化物、またはシリコン 炭化物のようなセラミック材料が含まれる。シリコンは、導電性のハンドルウエ ハ１に好適な材料であるが、導電性であっても問題ない。 図４において、ハンドルウエハ１は、シリコン層３の表面に既知の厚さの誘電 材料からなる絶縁層４を形成するように処理される。一般に、絶縁層４の厚さは 約５Å（０．５ｎｍ）と５マイクロメートルの間、好ましくは約０．４マイクロ メートルから約２マイクロメートルの間であり、約３００から５００Åの範囲の 厚さが一般的である。シリコン酸化物、シリコン窒化物、またはそれらの混合物 が好適な誘電材料である。絶縁層は熱的成長プロセスにより形成されるが、化学 蒸着法やプラズマ蒸着法のようなその他の技術も適当である。 絶縁層を形成した後、ハンドルウエハ１を同様に処理された又は未処理のデバ イスウエハ２に接着して基板８’を形成する。具体的に、ハンドルウエハ１の絶 縁層４はデバイスウエハ２の露出面に接着される。接着は、従来から知られてい る方法により行われる。直接接着法を用いるのが好ましい。この接着法では、接 着面はその親水性を残した状態でクリーニングされ、正確に整列され、そして室 温で接着される。次に、基板６は高温で焼きなましされ、接着力が増大する。 図４において、基板８’は第１のストック除去工程で薄くされ、中間的な厚さ Ｔ_intを有するフィルム２’が製造される。一般に、この工程は余分な部分を取 り除く工程で、そこではストック部分が素早く、しかし必ずしも均一である必要 はなく、基板から除去される。それは、研削法、化学機械的研磨法、またはエッ チング（プラズマエッチング又は化学エッチング）などの種々の従来からある薄 層化技術により行うことができる。したがって、この第１のストック除去工程に より得られる中間的な厚さＴ_intは、目標とするデバイス層の厚さＴ_tに、第１の ストック除去工程の際中に導入された厚さ変動の値の約２倍の量を加えたもので ある。一般に、従来の化学的な薄層化の方法は約１から５マイクロメートルの厚 み変動があり、Ｔ_intとＴ_tとの間の差は一般に約２０マイクロメートル未満、好 ましくは約１０マイクロメートル未満、さらに好ましくは約５マイクロメートル である。 ハンドルウエハとデバイスウエハの縁部に不均一な接着部があることにより、 基板８’に空隙、泡、およびその他の剥離部分が存在すると、層２’の周囲（マ ージン）１２を研削又は研磨などの機械的手段、またはエッチング（プラズマエ ッチング又は化学エッチング）により切除して、基板の品質を損なうこれらの部 分を取り除く。一般的に、この縁部を除去する工程は、これを行うのであれば、 第１と第２のストック除去工程の間に行う。 第１のストック除去工程の後、薄くなった基板について、それぞれの位置の厚 みデータが作成され、基板８’の表面の位置関数として図化される。なお、厚み データは、基板８’の全表面を網羅するように、十分な数の不連続点において作 成される。したがって、不連続点の数は少なくとも２個、好ましくは少なくとも １０個、さらに好ましくは少なくとも約１００個、さらに好ましくは少なくとも 約１０００個であり、場合によっては、好ましくは少なくとも約５０００個であ る。このデータを作成するために使用される厚み測定装置には、静電容量計、光 学的干渉計、ＦＴＩＲ、または機械的厚さ測定装置（例えば、マイクロメータ） がある。しかし、好ましくは、少なくとも約０．５マイクロメートル（さらに好 ましくは少なくとも約０．１マイクロメートル）の精度を有する静電容量式厚さ 測定装置を使用して求める。約０．１から約０．２マイクロメートルの精度を有 する静電容量式測定装置が、ＡＤＥ７２００の商標名のもとでＡＤＥコーポレー ションから商業的に提供されている。動作状態で、これらの装置の平行な板から なるコンデンサの間（空気ギャップ）にシリコンウエハを導入することにより、 静電容量が変化する。この静電容量の変化は、ウエハの厚さとその有効誘電定数 に関連している。ウエハが異なる誘電定数の複数の材料で層状化されている場合 、有効誘電定数は、層状化された構造をモデル化することで、直列に配置された コンデンサと同様に求めることができる。例えば、埋め込まれた酸化物が均一で 薄い（約２μｍ未満）ＳＯＩ層の場合、材料の相違に起因する変動は最小で、い ずれにしても埋め込まれた酸化物の厚さが正確に知られていれば正確に計算でき る。 サポート層３と酸化物層４の厚さが既知でかつこれらの層は極めて平坦である ので、層２’の厚さ及び厚み変動はアルゴリズムを用いて計算できる。このアル ゴリズムは、厚みデータ、ハンドルウエハの厚み（既知）Ｔ_known、および目標 厚み値Ｔ_tをもとに動作する。例えば、目標の厚みを得るために除去すべき材料 の量は、不連続点のそれぞれの位置で、ハンドルウエハの厚さ（既知）Ｔ_known を厚みデータから差し引くことで求められる。次に、これらの数値の差がデバイ ス層５の目標厚Ｔ_tと比較され、これらの値の差が目標厚Ｔ_tを得るためにそれぞ れの不連続点で除去すべき余剰量となる。 層２’の各点から除去されるべき材料の量が決まると、この情報が処理され、 休止時間と位置とのマップに変換され、このマップが第２のストック除去工程で ストック除去装置を制御するために利用される。この第２のストック除去工程は 、デバイス層５を得るために層２’の小さな領域からストック（余剰部分）を局 部的にかつ正確に除去できる任意の装置を用いて行うことができる。その装置と しては、例えば、マイクロポリッシング（極小研磨）ヘッドを有する化学機械的 な研磨装置がある。それは上述した米国特許４，６６８，３６６号、第５，２５ ４，８３０号、第５，２９１，４１５号、第５，３７５，０６４号、第５，３７ ６，２２４号、および第５，４９１，５７１号に開示されている形式のＰＡＣＥ 除去装置で、これはＩＰＥＣ/Ｐｒｅｃｉｓｉｏｎから、ＰＷＳ−２００の商標 で商業的に提供されている。 第２のストック除去工程を終わった段階で、基板８’の厚み変動（ＴＴＶ）は 、１マイクロメートル未満、好ましくは約０．７５マイクロメートル未満、さら に好ましくは約０．５マイクロメートル、さらに好ましくは約０．２マイクロメ ートル、最適値は約０．１マイクロメートル未満である。一般に、デバイス層５ は、基板８’の厚み変動の約２倍の厚み変動を有する。したがって、デバイス層 ５の厚み変動（ＴＴＶ）は、２マイクロメートル未満、さらに好ましくは約１． ５マイクロメートル、さらに好ましくは約１マイクロメートル、さらに好ましく は０．４マイクロメートル、最適値は約０．２マイクロメートル未満である。基 板とデバイス層の最終的な厚み変動値（ＴＴＶ）は、超平坦なハンドルウエハか ら始め、基板の厚みを正確にマッピングし、そしてこのマップを用いて第２のス トック除去工程で正確に薄層化することで得られる。ハンドルウエハは超平坦で あるので、第２のストック除去工程以前に基板に存在する厚み変動（ＴＴＶ）は デバイス層の不均一性（ＴＴＶ）に相当影響を及ぼす。また、正確なマッピング と正確な基板の薄層化により、第２のストック除去工程後、基板の厚み変動（Ｔ ＴＶ）に匹敵する厚み変動（ＴＴＶ）を有するデバイス層が得られる。 基板８’は、第２のストック除去工程後、面積２５μｍ²の領域について表面 粗さ（ｒｍｓ）を約１Åまで減少するために、付加的に「キス」研磨を行っても よい。一般に、約１から約３００ナノメートルのシリコンがこの研磨工程で除去 できる。その研磨は、例えば希アンモニアで安定化されたコロイドシリカスラリ ーと従来の研磨装置を用いて化学的／機械的研磨方法で行われる。アンモニアで 安定化されたコロイドシリカスラリーとして好ましいものは、Ｇｌａｎｚｏｘ３ ９００で、これは日本国愛知県のフジミ株式会社から商業的に利用可能である。 Ｇｌａｎｚｏｘ３９００はシリカ含有量が約８から１０％で、粒子サイズが約０ ．０２５から０．０３５μｍである。アンモニアで安定化されたシリカスラリー は使用前に希釈されず、研磨されたウエハは希釈されたスラリーを用いて処理さ れたウエハほど平滑ではない。約１部のシリカスラリーを約１０部のイオン除去 された水で希釈するのが好ましい。研磨後、基板は、標準的なクリーニング溶液 （例えば、Ｈ₂Ｏ−Ｈ₂Ｏ₂−ＮＨ₄ＯＨ）を用いてクリーニングされる。 本発明の方法は、比較的薄い半導体層（すなわち、少なくとも１マイクロメー トル、３マイクロメートル、５マイクロメートル、７マイクロメートル、１０マ イクロメートル又はそれ以上の厚さ）を有するＳＯＩ基板を用意する場合に特に 有利である。本発明の方法はまた、光学的に不透明な層又は領域を有するＳＯＩ 基板を用意するのに特に有利である。このような利点は、本方法で使用する測定 技術によりもたらされるものである。本発明において、厚みの測定は、測定装置 を用いて、サポート層の背面を基準面として用いて行われる。この測定装置は、 基板がいかなる波長の光に対しても透明であることを必要とするものでない。サ ポート層の背面を基準面として利用できるのは、このサポート層が、基板に対し て殆ど厚み変動をもたらすことのない超平坦なハンドルウエハから得られるから である。 図４に示すように、絶縁層４はハンドルウエハ１上に形成される。しかし、実 際上、絶縁層は、ハンドル層、デバイス層、または２つのウエハがそれらの接着 界面にある接着層と共に接着される場合はそれらの両方の上に形成してもよい。 以上、本発明をＳＯＩ基板に関連して説明したが、その適用は絶縁層を有する 基板に限るものでない。本発明は、２つ以上のウエハを有し、それらの一つが超 平坦なウエハであるものから調整されるいかなる半導体基板にも適用できる。し たがって、例えば、接着されたウエハのそれぞれがパターン化された又は非パタ ーン化された半導体層を有する場合にも利用できる。本発明は、２つ以上のウエ ハを接着する場合にも同様に利用できる。 さらに、本発明のウエハ接着及び平坦化方法によれば、厚み変動ＴＴＶの少な い半導体基板の集団を提供することができる。すなわち、基板に関して約０．２ マイクロメートル未満の平均厚み変動（ＴＴＶ）、また半導体層に関して約０． ５マイクロメートル未満の平均厚み変動（ＴＴＶ）を有する、少なくとも約１０ 個の基板（好ましくは少なくとも約２０個の基板、さらに好ましくは約２５個の 基板）を用意できる。 以上のように、本発明の幾つかの目的が達成され、その他の利点が得られるこ とが明らかである。 上述の構成及び方法には、本発明の範囲から逸脱することなく、種々の偏光を なし得る。また、以上の説明または添付図面に含まれる全ての事項は説明のため のものであって、限定的な意味に解釈されるものでない。

Claims (1)

1. 【特許請求の範囲】 １． 目標厚Ｔ_tの半導体層を有する基板を調整する方法において、 上記方法は、第１と第２のウエハを互いに接着して一つの基板を形成する工程 を有し、上記第１のウエハは既知の厚さＴ_knownを有すると共に約０．７５マイ クロメートル未満の厚み変動を有し、上記第２のウエハは半導体材料からなり、 上記基板は、上記第１と第２のウエハの非接着面により形成される前面と背面と 、上記前面と背面との間にあって上記第１と第２のウエハの接着面により形成さ れる境界部と、上記背面と境界部との間にあるサポート層と、上記前面と境界部 との間に配置されて上記半導体材料を有する半導体層とを有し、 上記方法はまた、第１のストック除去工程において上記前面からストックを除 去して、上記半導体層の厚さを、Ｔ_tよりも大きな中間厚さＴ_intまで小さくする ために上記基板を薄くする工程を有し、 上記方法はまた、薄層化された基板について厚みデータを作成する工程を有し 、上記厚みデータを作成する工程は、上記前面上の複数の不連続点で上記基板の 前面と背面との間の距離を測定することことからなり、 上記方法はまた、上記半導体層の厚みを目標厚Ｔ_tまで小さくするために、上 記不連続点のそれぞれの位置で除去すべきストックの量を決定する工程を有し、 上記決定する工程は厚みデータＴ_tとＴ_knownに基づいて動作するアルゴリズムを 用い、 上記方法はそして、第２のストック除去工程で、上記薄層化された基板の前面 からストックを除去して上記半導体層の厚みをＴ_tまで小さくする工程を有し、 上記不連続点のそれぞれで除去するストックの量は上記決定に基づくことを特徴 とする方法。 ２． 上記方法はまた、上記接着工程前に、上記第１のウエハの厚み変動を約０ ．７５マイクロメートル以下の値まで小さくする、第１のウエハの平坦化工程を 有することを特徴とする請求項１の方法。 ３． 上記平坦化工程の後で上記接着工程の前に、上記第１のウエハの研磨工程 を有することを特徴とする請求項２の方法。 ４． 上記接着工程の前に、上記第１のウエハの厚み変動を約０．５マイクロメ ートル以下の値に小さくする、第１のウエハの平坦化工程を有することを特徴と する請求項１の方法。 ５． 上記平坦化工程の後で上記接着工程の前に、上記第１のウエハの研磨工程 工程を有することを特徴とする請求項４の方法。 ６． 上記接着工程の前に、上記第１のウエハの厚み変動を約０．２マイクロメ ートル以下の値に小さくする第１のウエハの平坦化工程を有することを特徴とす る請求項１の方法。 ７． 上記平坦化工程の後で上記接着工程の前に、上記第１のウエハを研磨する 工程を有することを特徴とする請求項６の方法。 ８． 上記第１のウエハは、約０．５マイクロメートル未満の厚み変動を有する ことを特徴とする請求項１の方法。 ９． 上記第１のウエハは、約０．２マイクロメートル未満の厚み変動を有する ことを特徴とする請求項１の方法。 １０． 上記基板は、上記半導体層とサポート層との間に、少なくとも約３００ Åの厚みを有するシリコン酸化物層を有することを特徴とする請求項１の方法。 １１． 上記Ｔ_intは約１０ミクロンメートル未満だけ上記Ｔ_tよりも大きいこと を特徴とする請求項１の方法。 １２． 上記Ｔ_intは約５マイクロメートル未満だけ上記Ｔ_tよりも大きいことを 特徴とする請求項１の方法。 １３． 上記第２のストック除去工程後、上記基板が研磨されることを特徴とす る請求項１の方法。 １４． 上記厚みデータは、上記不連続点で上記基板の静電容量を測定して作成 されることを特徴とする請求項１の方法。 １５． 目標厚Ｔ_tが少なくとも約１マイクロメートルの半導体層を有する基板 を調整する方法において、 上記方法は、第１と第２のウエハを互いに接着して一つの基板を形成する工程 を有し、上記第１のウエハは既知の厚さＴ_knownを有すると共に約０．７５マイ クロメートル未満の厚み変動を有し、上記第２のウエハは半導体材料からなり、 上記第１と第２のウエハの少なくとも一方は誘電材料からなる層を有し、上記上 記基板は、上記第１と第２のウエハの非接着面により形成される前面と背面と、 上記前面と背面との間にあって上記第１と第２のウエハの接着面により形成され る境界部と、上記背面と境界部との間にあるサポート層と、上記前面と境界部と の問に配置されて上記半導体材料を有する半導体層と、上記半導体層とサポート 層との間に上記誘電材料からなる層を有する絶縁層とを有し、 上記方法はまた、第１のストック除去工程において上記前面からストックを除 去して、上記半導体層の厚さを、Ｔ_tよりも大きな中間厚さＴ_intまで小さくする ことで上記基板を薄くする工程を有し、 上記方法はまた、薄層化された基板について厚みデータを作成する工程を有し 、上記厚みデータを作成する工程は、上記前面上の複数の不連続点で上記基板の 前面と背面との間の距離を測定することからなり、 上記方法はまた、上記半導体層の厚みを目標厚Ｔ_tまで小さくするために、上 記不連続点のそれぞれの位置で除去すべきストックの量を決定する工程を有し、 上記決定する工程は厚みデータＴ_tとＴ_knownを用いたアルゴリズムを用い、 上記方法はまた、第２のストック除去工程で、上記薄層化された基板の前面か らストック部分を除去して上記半導体層の厚みをＴ_tまで小さくする工程を有し 、上記不連続点のそれぞれで除去するストックの量は上記決定に基づくことを特 徴とする方法。 １６． 上記厚みデータは、上記不連続点における上記基板の静電容量を測定す ることにより作成されることを特徴とする請求項１５の方法。 １７． 上記第１のウエハの厚み変動を約０．２マイクロメートル以下の値に小 さくする、第１のウエハの平坦化工程を有することを特徴とする請求項１６の方 法。 １８． 上記平坦化工程の後で上記接着工程の前に、上記第１のウエハを研磨す る工程を有することを特徴とする請求項１７の方法。 １９． 上記第２のストック除去工程後に、上記基板を研磨することを特徴とす る請求項１８の方法。 ２０．上記第１のウエハが、約０．２マイクロメートル未満の厚み変動を有する ことを特徴とする請求項１５の方法。 ２１． 上記第１のウエハが約０．２マイクロメートル未満の厚み変動を有し、 上記厚みデータが上記不連続点で上記基板の静電容量を測定することで作成され る請求項１５の方法。 ２２． 上記誘電層が、少なくとも約３００Åの厚みを有するシリコン酸化物層 であることを特徴とする請求項１５の方法。 ２３． 上記第２のストック除去工程の後に、上記基板が研磨されることを特徴 とする請求項１５の方法。 ２４． 上記第１のウエハが約０．２マイクロメートル未満の厚み変動を有し、 上記厚みデータが上記不連続点において上記基板の静電容量を測定することで作 成され、上記基板が上記第２のストック除去工程の後に研磨されることを特徴と する請求項１５の方法。 ２５． 目標厚Ｔ_tが少なくとも約１マイクロメートルの半導体層を有する基板 を調整する方法において、 上記方法は、第１のシリコンウエハを平坦化して該シリコンウエハの厚み変動 を約０．５マイクロメートル以下の値に小さくする平坦化工程を有し、上記平坦 化された第１のシリコンウエハは既知の厚みＴ_knownを有し、 上記方法はまた、上記平坦化されたウエハを研磨して上記平坦化された面の表 面粗さを、２５μｍ×２５μｍの領域で約０．１ｎｍ以下の値にする研磨工程を 有し、 上記方法はまた、上記第１のウエハの研磨された面、または第２のシリコンウ エハの面上にシリコン酸化物を形成する工程を有し、 上記方法はまた、第１と第２のウエハを互いに接着して一つの基板を形成する 工程を有し、上記基板は、上記第１と第２のウエハの非接着面により形成される 前面と背面と、上記前面と背面との間にあって上記第１と第２のウエハの接着面 により形成される境界部と、上記背面と境界部との間にあるサポート層と、上記 前面と境界部との間に配置されたシリコン層と、上記前面と境界部との間に配置 されて上記シリコン酸化物層を有する誘電層とを有し、 上記方法はまた、第１のストック除去工程において上記前面からストックを除 去し、上記半導体層の厚さを、Ｔ_tよりも約１０ミクロンメートル以下だけ大き な中間厚さＴ_intまで小さくすることで上記基板を薄くする工程を有し、 上記方法はまた、静電容量測定装置を用いて、薄層化された基板について厚み データを作成する工程を有し、上記厚みデータを作成する工程は、上記前面上の 複数の不連続点で上記基板の前面と背面との間の距離を測定することことかるな り、 上記方法はまた、上記半導体層の厚みを目標厚Ｔ_tまで小さくするために、上 記不連続点のそれぞれの位置で除去すべきストックの量を決定する工程を有し、 上記決定する工程は厚みデータＴ_tとＴ_knownを用いたアルゴリズムを用い、 上記方法はまた、プラズマを用いて上記前面をエッチングすることにより、第 ２のストック除去工程で、上記薄層化された基板の前面からストックを除去して 上記半導体層の厚みをＴ_tまで小さくする除去工程を有し、上記不連続点のそれ ぞれで除去するストック部分の量は上記決定に基づくことを特徴とする方法。 ２６． 基板の集団であって、それぞれの基板は、前面と背面を有する接着され た第２と第１のウエハと、上記２つのウエハの接着面により定義された上記前面 と背面との間の境界部と、上記背面と上記境界部とのサポート層と、上記前面と 境界部との間に配置されて半導体材料からなる半導体層と、上記サポート層と半 導体層との間の誘電層とを有し、 上記集団は少なくとも１０個の基板からなり、上記基板に関して約０．２マイ クロメートル以下の平均厚み変動を有しかつ上記半導体材料に関して約０．５マ イクロメートル以下の平均厚み変動を有することを特徴とする基板の集団。 ２７． 上記集団が少なくとも約２５個のウエハからなることを特徴とする請求 項２６の基板の集団。 ２８． 上記集団のそれぞれのウエハの誘電層は、厚さが少なくとも約３００Å のシリコン酸化物層を有することを特徴とする請求項２６の基板の集団。 ２９． 上記集団のそれぞれの上はの半導体層は、厚さが少なくとも約１マイク ロメートルのシリコン層を有することを特徴とする請求項２６の基板の集団。