JP5415676B2 - Soiウェーハの製造方法 - Google Patents
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Description
このように、精エッチング段階におけるエッチング代を、粗エッチング段階におけるエッチング代よりも小さくすれば、膜厚均一性の高いSOI層を有するSOIウェーハを、より効率よく製造することができる。
このように、精エッチング段階のエッチング手法を、PACE法またはGCIB法とすることとすれば、より高平坦なSOI層表面を得ることができる。
このように、ドナーウェーハとしてのシリコン基板は、単結晶シリコンウェーハまたは表面上にシリコン酸化膜が形成された単結晶シリコンウェーハを使用することができる。
本発明で使用するハンドルウェーハは、作製する半導体デバイスの目的に応じて、これらの中から適宜選択することができる。
本発明の湿式エッチングで使用するエッチング溶液は、これらの中から適宜選択することができる。
本発明のドライエッチングで使用するエッチングガスは、これらの中から適宜選択することができる。
前述のように、ドナーウェーハを剥離した後、SOI層を薄くする場合、CMP等の方法では膜厚均一性が悪化するなどの問題があり、一方、PACE法やGCIB法を用いてドライエッチングによって膜厚均一性の高いSOI層を得ようとする場合には、処理時間が長く生産性が著しく低いなどの問題があった。
図2は、本発明を適用することができるSOIウェーハの製造方法の一例である。
このとき、ドナーウェーハ10は、最終的にSOI層(単結晶シリコン層)とすることができるシリコン基板であれば、特に限定されないが、例えば、単結晶シリコンウェーハ(単結晶シリコンのみからなる単結晶シリコンウェーハ)、または、表面上にシリコン酸化膜が形成された単結晶シリコンウェーハとすることができる。その他、表面上にシリコン窒化物やシリコン酸窒化物が形成された単結晶シリコンウェーハ等を用いることができる。
図2(1)には、一例として、ドナーウェーハ10として単結晶シリコンウェーハ、ハンドルウェーハ20として単結晶シリコン20aの表面上にシリコン酸化膜20bが形成された単結晶シリコンウェーハ(酸化膜付き単結晶シリコンウェーハ)を用いる場合を示している。
このイオン注入層11の形成には、水素イオンだけではなく、希ガスイオンあるいは水素イオンと希ガスイオンの両方をイオン注入するようにしても良い。注入エネルギー、注入線量、注入温度等その他のイオン注入条件も、所定の厚さの薄膜を得ることができるように適宜選択すれば良い。具体例としては、注入時のウェーハの温度を250〜350℃とし、イオン注入深さを0.5μmとし、注入エネルギーを20〜100keVとし、注入線量を1×1016〜1×1017/cm2とすることが挙げられるが、これらに限定されない。
なお、ドナーウェーハ10として表面にシリコン酸化膜を形成した単結晶シリコンウェーハを用いて、シリコン酸化膜を通してイオン注入を行えば、注入イオンのチャネリングを抑制する効果が得られ、イオンの注入深さのばらつきをより抑えることができる。これにより、より膜厚均一性の高いSOI層を形成することもできる。
例えば、常温の清浄な雰囲気下で、ドナーウェーハ10のイオン注入面12と、ハンドルウェーハ20の貼り合わせる面22を接触させることにより、接着剤等を用いることなくウェーハ同士が接着する。次の工程4でドナーウェーハ10の剥離を熱処理により行う場合には、この貼り合わせ工程ではドナーウェーハ10とハンドルウェーハ20を密着することを室温で行えば十分である。
例えば、貼り合わせたウェーハに対して、Ar等の不活性ガス雰囲気下約500℃以上の温度、30分以上熱処理を加えれば、結晶の再配列と気泡の凝集とによって、ドナーウェーハ10をイオン注入層11で剥離することができる。
このようにして、ハンドルウェーハ20上にSOI層31が形成されたSOIウェーハ30とすることができる。
なお、上記の剥離熱処理と結合熱処理は同時に行うこともできる。
まず、工程4の剥離工程終了直後は、図1(a)に示すように、ハンドルウェーハ20上に単結晶シリコンからなるSOI層31が形成されている。また、SOI層31の表面付近(イオン注入層に近かった領域)にはイオン注入ダメージ層31aが形成されている。イオン注入ダメージ層31aの厚さは通常0.1〜0.12μm程度である。SOI層31をエッチングして厚さを減ずる目的は、薄いSOI層31を得ることであるとともに、このイオン注入ダメージ層31aを取り除くこともその一つである。
湿式エッチングのエッチング溶液は、ある程度の膜厚均一性が得られるものであれば、特に限定されるものではなく、通常用いられるものを用いることができる。例えば、KOH、NH4OH、NH4OH+H2O2の混合溶液、NaOH、CsOH、EDP(エチレンジアミン−ピロカテコール)、TMAH(水酸化テトラメチルアンモニウム)、ヒドラジンの少なくともいずれか1種を含むエッチング溶液とすることができる。
なお、この粗エッチング段階におけるエッチング代は、エッチング溶液の種類やエッチング温度等によって定まるエッチング速度や、エッチングを行う時間等により制御することができる。
その一方で、この湿式エッチングによるエッチングは、ウェーハ全面を均一にエッチングすることは難しく、通常、±10%程度のエッチングムラが生じる。したがって、SOI層31の膜厚均一性が比較的悪く、例えば、±10〜30%程度の膜厚分布が生じる。このため、このSOI層31の膜厚均一性は、ドナーウェーハ10の剥離直後(図1(a)参照)よりも悪化していることが多い。
しかし、このようなエッチングムラによる膜厚均一性の悪化は、後の精エッチング段階によって補正することが可能であるため、本発明では特に問題とはならない。
このようにして測定した膜厚分布のデータに基づき、次のドライエッチングによる精エッチング段階を行う。
PACE法は、プラズマガスによりウェーハの表面を局所的にエッチングしながらウェーハの厚さ(SOI層の膜厚)を均一化する方法であり、ウェーハの厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてプラズマガスによるエッチング除去量を制御することで、ウェーハ面内を高平坦度化することができる。
GCIB法は、常温及び常圧で気体状物質の塊状原子集団(ガスクラスター)を形成し、これに電子を浴びせて生成させたガスクラスターイオンを加速電圧によって加速してウェーハ表面に照射するものであり、PACE法と同様に、ウェーハの厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてガスクラスターイオンによるエッチング除去量を制御することで、ウェーハ面内を高平坦度化することができる。
このPACE法やGCIB法等の具体的な態様は特に限定されるものではなく、公知の装置及び方法を適宜用いることができる。
なお、この精エッチング段階におけるエッチング代は、エッチングガスの種類やエッチングガスの濃度、圧力等の各種条件によって定まるエッチング速度や、エッチングを行う時間等により制御することができる。
また、この精エッチング段階におけるエッチング代の範囲は、下限についてはSOI層31の膜厚均一性を十分に補正できる以上とすればよく、粗エッチング段階終了後のSOI層の膜厚均一性の程度にもよるが、例えば10nm以上とすることができる。また、上限については、エッチング工程全体の生産性を向上させるためにはできるだけ少なくすることが好ましく、やはり粗エッチング段階終了後のSOI層の膜厚均一性の程度にもよるが、例えば100nm以下とすることができる。
また、このドライエッチングによるエッチングは、湿式エッチングによるエッチングよりもエッチング速度が遅いが、本発明においては、精エッチングより前に粗エッチングを行っており、精エッチング段階におけるエッチング代を小さく設定することができるので、生産性の低下を必要最小限に抑制することができる。
一方、バッチプロセスでなく、枚葉式のスピン洗浄機などでSOI層のエッチングを行っても、もともと湿式エッチングによる粗エッチングのエッチング速度は速く、生産性の低下にはそれほど影響しない。また、このようにスピン洗浄機等で湿式エッチングを行った場合には、バッチ式のものよりも均一にエッチングができるため、目的の最終膜厚に近いエッチングを行うことができ、精エッチング段階のエッチング時間の短縮になるというメリットもある。
また、エッチング工程より前のドナーウェーハ10の剥離を、イオン注入剥離法を用いて行っているため、剥離工程終了後、エッチング工程前のSOI層を予め2μm程度以下のような膜厚とすることができ、SOI層をエッチングによりさらに薄くする、本発明のような場合でも、エッチング工程におけるエッチング代を最小限とすることができる。このため、エッチング工程に要する時間も短く、生産性を高くすることができる。
また、二枚のウェーハを貼り合わせる貼り合わせ法であるため、いわゆるSIMOX法による場合に比べ、SOI層31の膜質は高品質である。
もちろん、ドナーウェーハ10のイオン注入した面12とハンドルウェーハ20の貼り合わせる面22のいずれか一方の面にのみ表面活性化処理を施すようにしても良い。
この時、表面活性化処理を、プラズマ処理、オゾン処理の少なくとも一方で行うことが好ましい。このように、表面活性化処理を、プラズマ処理、オゾン処理の少なくとも一方で行えば、ウェーハの表面活性化処理を施した面は、OH基が増加するなどして活性化する。従って、この状態で、ドナーウェーハのイオン注入した面12とハンドルウェーハの貼り合わせる面22とを密着させれば、水素結合等により、ウェーハをより強固に貼り合わせることができる。
このように、表面活性化処理をした表面を貼り合わせ面として、例えば減圧又は常圧下、室温でウェーハを密着させれば、高温処理を施さなくても、両ウェーハを後の機械的剥離に耐え得るほど十分に強固に貼り合わせることができる。
このように、ドナーウェーハとハンドルウェーハを密着させた後、該密着したウェーハを、100〜400℃で熱処理することで、ドナーウェーハとハンドルウェーハの貼り合わせの強度を高めることができる。特に、熱処理温度が、100〜300℃であれば、異種材料のウェーハの貼り合わせでも、熱膨張係数の差異による熱歪、ひび割れ、剥離等が発生する恐れが少ない。貼り合わせ強度を高めれば、剥離工程での不良の発生を減少させることができる。
例えば、ドナーウェーハ10とハンドルウェーハ20の裏面(貼り合わせ面とは反対側の面)を保持具により保持し、両保持具を離間させるような力を加えつつイオン注入層11付近に楔状部材、あるいは、空気、窒素ガス、純水等の高圧流体等で外部衝撃を付与してドナーウェーハ10の剥離を開始し、両保持具を相対的に離していくことにより、ドナーウェーハ10とハンドルウェーハ20とを外部衝撃を付与した一端部から他端部に向かってイオン注入層11にて順次離間させて、ドナーウェーハ10を剥離することができる。
以下のように、図2及び図1に示したような本発明に係るSOIウェーハの製造方法に従い、ドナーウェーハの剥離を熱処理により行う方法でSOIウェーハを製造した。
まず、工程1として、ドナーウェーハ10として、鏡面研磨された直径200mmの単結晶シリコンウェーハを準備した。そして、ドナーウェーハには、その表面に熱酸化によりシリコン酸化膜層を100nm形成した。
また、ハンドルウェーハ20として、直径200mmの単結晶シリコンウェーハを準備した。そして、ハンドルウェーハには、その表面に熱酸化によりシリコン酸化膜20bを1μm形成した。
次に、結合熱処理を酸素1%を含むArガス雰囲気下、1000℃〜1250℃で1時間行い、ドナーウェーハ10とハンドルウェーハ20の結合力を高めた。
まず、KOH溶液を用いた湿式エッチングによる粗エッチング段階を行い、SOI層31を120nm程度エッチングした(段階a)。
次に、SOI層31の膜厚分布を光学干渉法により測定した(段階b)。
次に、ドライエッチングによる精エッチング段階を、SF6ガスを用いたPACE法によって、SOI層31を30nm程度エッチングした(段階c)。
このようにしてSOI層を合計150nm程度エッチングした。
実施例1と同様に、工程4の剥離工程を熱処理による剥離で行い、ただし、工程5のエッチング工程のうち、段階cのドライエッチング工程を、GCIB法を用いて行い、SOIウェーハの製造を行った。
実施例1と同様に、ただし、ドナーウェーハ10の剥離を、以下のようにして機械的外力を加えることにより行った。
工程2のイオン注入後、プラズマ処理装置中にイオン注入したドナーウェーハ10を載置し、プラズマ用ガスとして窒素を導入した後、2Torr(270Pa)の減圧条件下で13.56MHzの高周波を直径300mmの平行平板電極間に高周波パワー50Wの条件で印加することで、高周波プラズマ処理をイオン注入した面に10秒行った。このようにして、ドナーウェーハ10のイオン注入面に表面活性化処理を施した。
一方、ハンドルウェーハ20については、プラズマ処理装置中に載置し、狭い電極間にプラズマ用ガスとして窒素ガスを導入した後、電極間に高周波を印加することでプラズマを発生させ、高周波プラズマ処理を10秒行った。このようにして、ハンドルウェーハ20の貼り合わせる面にも表面活性化処理を施した。
次に、貼り合わせ強度を高めるため、ドナーウェーハ10とハンドルウェーハ20とが密着したウェーハを、300℃で30分間熱処理した。
実施例3と同様に、工程4の剥離工程を機械的外力による剥離で行い、ただし、工程5のエッチング工程のうち、段階cのドライエッチング工程を、GCIB法を用いて行い、SOIウェーハの製造を行った。
実施例1と同様に、工程4の剥離工程を熱処理による剥離で行い、ただし、工程5のエッチング工程を、図1に示したような段階を経るものとせず、KOH溶液による湿式エッチング1段のみにより行いSOIウェーハの製造を行った。
実施例3と同様に、工程4の剥離工程を機械的外力による剥離で行い、ただし、工程5のエッチング工程を、図1に示したような段階を経るものとせず、KOH溶液による湿式エッチング1段のみにより行いSOIウェーハの製造を行った。
実施例1と同様に、工程4の剥離工程を熱処理による剥離で行い、ただし、工程5のエッチング工程を、図1に示したような段階を経るものとせず、SF6ガスを用いたPACE法(比較例3)またはGCIB法(比較例4)によるドライエッチング1段のみにより行いSOIウェーハの製造を行った。
実施例3と同様に、工程4の剥離工程を機械的外力による剥離で行い、ただし、工程5のエッチング工程を、図1に示したような段階を経るものとせず、SF6ガスを用いたPACE法(比較例5)またはGCIB法(比較例6)によるドライエッチング1段のみにより行いSOIウェーハの製造を行った。
なお、エッチング工程に要した時間の総計とは、実施例1〜4では、湿式エッチング装置にSOIウェーハを投入した瞬間から、ドライエッチング装置からSOIウェーハを搬出した瞬間までとした。比較例1〜6では、それぞれのエッチング装置にSOIウェーハを投入した瞬間から、エッチング装置からSOIウェーハを搬出した瞬間までとした。
また、熱処理による剥離、機械的外力を加えることによる剥離のいずれの剥離法を用いた場合でも本発明の効果を得ることができた。
20…ハンドルウェーハ(酸化膜付き単結晶シリコンウェーハ)、
20a…単結晶シリコン、 20b…シリコン酸化膜、
22…貼り合わせる面、
30…SOIウェーハ、 31…SOI層、 31a…イオン注入ダメージ層。
Claims (4)
- 少なくとも、
石英ウェーハ、アルミナ(サファイア)ウェーハ、SiCウェーハ、窒化アルミニウムウェーハのいずれかからなるハンドルウェーハと、シリコン基板からなるドナーウェーハとを準備する工程と、
前記ドナーウェーハの内部に水素イオンまたは希ガスイオンの少なくとも1種を注入してイオン注入層を形成するイオン注入工程と、
前記ドナーウェーハのイオン注入した面と、前記ハンドルウェーハの貼り合わせる面とを貼り合わせる貼り合わせ工程と、
前記イオン注入層において前記ドナーウェーハを剥離することにより前記ドナーウェーハを薄膜化してSOI層とする剥離工程と、
前記SOI層をエッチングして該SOI層の厚さを減ずるエッチング工程と
を含むSOIウェーハの製造方法において、前記エッチング工程を、
湿式エッチングにより粗エッチングする段階と、
該粗エッチング後の前記SOI層の膜厚分布を測定する段階と、
該測定されたSOI層の膜厚分布に基づいて、PACE法またはGCIB法を用いたドライエッチングにより精エッチングする段階と
を含み、前記精エッチング段階におけるエッチング代を、前記粗エッチング段階におけるエッチング代よりも小さくし、その範囲を10nm〜100nmとすることとして前記SOI層をエッチングすることを特徴とするSOIウェーハの製造方法。 - 前記ドナーウェーハとしてのシリコン基板を、単結晶シリコンウェーハまたは表面上にシリコン酸化膜が形成された単結晶シリコンウェーハとすることを特徴とする請求項1に記載のSOIウェーハの製造方法。
- 前記湿式エッチングを、KOH、NH4OH、NH4OH+H2O2の混合溶液、NaOH、CsOH、EDP、TMAH、ヒドラジンの少なくともいずれか1種を含むエッチング溶液を用いて行うことを特徴とする請求項1又は請求項2に記載のSOIウェーハの製造方法。
- 前記ドライエッチングを、SF6、NF3、CF4、CHF3、HBr、Cl2、O2、H2の少なくともいずれか1種を含むガスを用いて行うことを特徴とする請求項1ないし請求項3のいずれか一項に記載のSOIウェーハの製造方法。
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Families Citing this family (18)
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US20110269295A1 (en) * | 2010-04-30 | 2011-11-03 | Hopper Peter J | Method of Forming a Semiconductor Wafer that Provides Galvanic Isolation |
US20120129318A1 (en) * | 2010-11-24 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate |
FR2978605B1 (fr) * | 2011-07-28 | 2015-10-16 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support |
JP5664592B2 (ja) * | 2012-04-26 | 2015-02-04 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
CN102832105B (zh) * | 2012-09-10 | 2015-08-19 | 豪威科技(上海)有限公司 | 晶圆减薄方法 |
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JP6152829B2 (ja) * | 2014-06-17 | 2017-06-28 | 信越半導体株式会社 | Soiウェーハの製造方法 |
US9543440B2 (en) * | 2014-06-20 | 2017-01-10 | International Business Machines Corporation | High density vertical nanowire stack for field effect transistor |
DE102014114683B4 (de) * | 2014-10-09 | 2016-08-04 | Infineon Technologies Ag | Verfahren zur herstellung eines halbleiter-wafers mit einer niedrigen konzentration von interstitiellem sauerstoff |
US10332781B2 (en) * | 2014-12-19 | 2019-06-25 | Globalwafers Co., Ltd. | Systems and methods for performing epitaxial smoothing processes on semiconductor structures |
JP6525046B1 (ja) * | 2017-12-19 | 2019-06-05 | 株式会社Sumco | 半導体ウェーハの製造方法 |
KR101969679B1 (ko) | 2018-07-27 | 2019-04-16 | 한양대학교 산학협력단 | Soi 웨이퍼와 열처리 공정을 이용한 박막 형성 및 전사 방법 |
US10658474B2 (en) * | 2018-08-14 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming thin semiconductor-on-insulator (SOI) substrates |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS57149301A (en) | 1981-03-11 | 1982-09-14 | Daiichi Togyo Kk | Novel polysaccharide having coagulating property |
US5254830A (en) | 1991-05-07 | 1993-10-19 | Hughes Aircraft Company | System for removing material from semiconductor wafers using a contained plasma |
JP3731917B2 (ja) | 1994-09-06 | 2006-01-05 | 三洋電機株式会社 | ガスクラスターイオンビームによる固体表面の平坦化方法 |
JPH09252100A (ja) | 1996-03-18 | 1997-09-22 | Shin Etsu Handotai Co Ltd | 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ |
JPH09260620A (ja) * | 1996-03-25 | 1997-10-03 | Shin Etsu Handotai Co Ltd | 結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ |
JP2001501368A (ja) | 1996-09-04 | 2001-01-30 | シボンド・リミテッド・ライアビリテイ・カンパニー | 接着した半導体基板の平坦化方法 |
US6582999B2 (en) | 1997-05-12 | 2003-06-24 | Silicon Genesis Corporation | Controlled cleavage process using pressurized fluid |
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
JPH11145438A (ja) | 1997-11-13 | 1999-05-28 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
WO2002005315A2 (en) * | 2000-07-10 | 2002-01-17 | Epion Corporation | System and method for improving thin films by gas cluster ion be am processing |
AU2003270040A1 (en) * | 2002-08-29 | 2004-03-19 | Massachusetts Institute Of Technology | Fabrication method for a monocrystalline semiconductor layer on a substrate |
JP4509488B2 (ja) | 2003-04-02 | 2010-07-21 | 株式会社Sumco | 貼り合わせ基板の製造方法 |
JP2005005674A (ja) * | 2003-05-21 | 2005-01-06 | Canon Inc | 基板製造方法及び基板処理装置 |
FR2855908B1 (fr) | 2003-06-06 | 2005-08-26 | Soitec Silicon On Insulator | Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince |
JP2007073878A (ja) * | 2005-09-09 | 2007-03-22 | Shin Etsu Chem Co Ltd | Soiウエーハおよびsoiウエーハの製造方法 |
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