WO2009101979A1 - Soi基板の表面処理方法 - Google Patents

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wafer
annealing
hydrogen
layer
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Shoji Akiyama
Yoshihiro Kubota
Atsuo Ito
Kouichi Tanaka
Makoto Kawai
Yuji Tobisaka
Hiroshi Tamura
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Shin-Etsu Chemical Co., Ltd.
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    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Definitions

  • the present invention relates to a surface treatment method for an SOI substrate.
  • Silicon on insulator (SOI) wafers are becoming widely used to reduce parasitic capacitance and measure device speedup.
  • SOI Silicon on insulator
  • SOI layer silicon layer
  • the in-plane film thickness distribution of the silicon layer is an extremely important factor, and in-plane uniformity at the nm level is required.
  • the silicon film thickness of the SOI film is measured in advance, and the thin film is etched with correction according to the film thickness distribution to create a uniform thin film silicon layer.
  • a so-called pace (Plasma Assisted Chemical Etch: PACE) method and a gas cluster ion beam (GCIB) method have also been proposed. Both can be said to be suitable for the purpose of obtaining a uniform thin film by a technique in which etching is performed while correcting variations in film thickness by scanning a plasma or ion beam having a diameter of several mm to several cm over the entire surface of the wafer.
  • Silicon wafers containing SOI require a smooth surface (root mean square roughness [RMS] measured in accordance with JIS R1683: 2007, about 0.3 nm or less), but after PACE and GCIB, this surface roughness Since the surface becomes rough, re-polishing is necessary after the treatment, and the in-plane film thickness uniformity may be deteriorated during the polishing process.
  • RMS root mean square roughness
  • high-temperature hydrogen annealing has been proposed as a method for smoothing a rough surface after PACE or GCIB (see Non-Patent Document 1), and a smooth surface can be achieved by hydrogen annealing at 1200 ° C. for 60 minutes.
  • Non-Patent Document 2 shows that etching of a silicon layer occurs at a rate of 60 nm / h or more in a hydrogen atmosphere at 1100 ° C., and it can be said that this method is not suitable for controlling silicon in units of nm level.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a method for minimizing a change in the thickness of a substrate in an annealing process and achieving a smooth surface. .
  • the present invention has been made in order to solve the above-mentioned problems.
  • the present invention provides a surface treatment method for an SOI substrate, wherein at least the surface of the SOI substrate is a PACE method using plasma or a gas.
  • a surface treatment method for an SOI substrate comprising:
  • the present invention provides a process for forming a semiconductor thin film layer on the surface of a handle wafer, a PACE method using plasma on the surface of the semiconductor thin film layer, or a GCIB method using a gas cluster ion beam.
  • a method for producing a bonded wafer which includes a treatment step and a step of annealing by annealing in an argon atmosphere or an inert gas atmosphere containing 4% by volume or less of hydrogen.
  • the film thickness uniformity of the substrate processed by the PACE method or the GCIB method is performed by performing an annealing step including such steps and heat-treating the SOI substrate in an argon atmosphere or an inert gas atmosphere containing 4% by volume or less of hydrogen. Can be smoothed to a desired surface roughness. Also, by setting the hydrogen concentration in the inert gas atmosphere to 4% by volume or less, the hydrogen concentration is below the lower explosion limit, handling becomes relatively safe, and the etching action by annealing is also performed in an atmosphere of 100% hydrogen. This can greatly reduce the deterioration of the film thickness uniformity of the substrate.
  • the heat treatment is preferably performed at a temperature of 900 ° C. or higher and 1250 ° C. or lower.
  • the inert gas can be any of nitrogen, argon, and helium. In the present invention, the inert gas used in the annealing step can be appropriately selected from these.
  • the surface roughness of the substrate may be 0.3 nm (10 ⁇ m ⁇ 10 ⁇ m range) or less by RMS.
  • RMS smooth surface
  • the handle wafer of the SOI substrate can be any one of a silicon wafer, a silicon wafer with an oxide film, quartz, glass, sapphire, SiC, alumina, and aluminum nitride.
  • the handle wafer of the SOI substrate can be appropriately selected from these according to the purpose of the semiconductor device to be manufactured.
  • an annealing process is performed in which heat treatment is performed in an inert gas atmosphere containing 4% by volume or less of argon or hydrogen.
  • the etching action can be suppressed as compared with the annealing process in which heat treatment is performed in an atmosphere of 100% hydrogen. For this reason, the surface can be smoothed to a desired surface roughness while suppressing a change in the film thickness of the SOI substrate whose film thickness uniformity is improved by processing by the PACE method or the GCIB method.
  • the hydrogen concentration contained in the inert gas to 4% by volume or less, the etching action is suppressed, and the hydrogen concentration is below the lower limit of explosion, so that handling is relatively safe.
  • an SOI substrate having a high film thickness uniformity that is, a semiconductor wafer layer formed on the surface of a handle wafer
  • an SOI substrate is prepared by the SiGen method, and then the PACE method.
  • the film thickness uniformity is increased by processing by the GCIB method, there is a problem that the substrate surface becomes rough by this processing. Therefore, as a method for smoothing this, there are methods such as re-polishing and annealing in a 100% hydrogen atmosphere, but this deteriorates film thickness uniformity.
  • both the PACE method and the GCIB method are suitable for the purpose of etching while correcting a silicon layer having a varying film thickness. Therefore, in order to smooth the surface of the SOI substrate processed by the PACE method or the GCIB method, the etching action can be suppressed by performing a heat treatment in an argon atmosphere or an inert gas atmosphere containing 4% by volume or less of hydrogen. Has been found to be sufficiently smoothed while reducing the change in film thickness. In addition, the inventors have found that the etching action can be suppressed by setting the hydrogen concentration to 4% by volume or less, and that the handling becomes relatively safe by setting the hydrogen concentration to the explosion lower limit or less, thereby completing the present invention.
  • an SOI substrate is prepared (step a).
  • the method for manufacturing the SOI substrate to be prepared is not particularly limited.
  • a silicon wafer that is polycrystalline or single crystal and has an ion-implanted layer into which hydrogen ions are implanted or a silicon wafer with an oxide film into which hydrogen ions are implanted from the surface of the oxide film (thickness of the oxide film: several nm (Approx. ⁇ 500 nm) is used as a donor wafer, and after the plasma activation treatment is performed on the bonding surface of the handle wafer, the bonding strength is increased by a heat treatment at 350 ° C. or less, and then mechanical impact is ion-implanted.
  • An SOI substrate can be manufactured by peeling with an ion implantation layer in addition to the layer.
  • an SOI substrate having a relatively uniform film thickness can be prepared, so that the processing step by the PACE method or the GCIB method and the subsequent annealing step can be shortened.
  • the surface treatment method of the present invention is effective because a film with higher film thickness uniformity can be obtained.
  • the manufacturing method of the SOI substrate may be a manufacturing method other than the SiGen method, or may be manufactured by a so-called smart cut method. The use of the SiGen method eliminates the need for high-temperature heat treatment, which is suitable for bonding different substrates.
  • the handle wafer of the SOI substrate can be any one of a silicon wafer, a silicon wafer with an oxide film, quartz, glass, sapphire, SiC, alumina, and aluminum nitride.
  • the handle wafer may be appropriately selected from these according to the purpose of the semiconductor device to be manufactured. Of course, other materials may be used.
  • the layer thickness of the SOI layer does not need to be re-polished in a subsequent process, and it is not necessary to secure a polishing allowance for re-polishing.
  • the surface of the prepared SOI substrate is processed by a PACE method using plasma or a GCIB method using a gas cluster ion beam (step b).
  • the PACE method is a method in which the thickness of the substrate (the thickness of the SOI layer) is made uniform while locally etching the surface of the substrate with a plasma gas.
  • the thickness distribution of the SOI layer is determined by an optical interference method or a capacitance. After measuring by the method, the film thickness uniformity of the SOI layer can be increased by controlling the etching removal amount by the plasma gas according to the thickness distribution.
  • a mass atomic group (gas cluster) of a gaseous substance is formed at normal temperature and normal pressure, and the gas cluster ions generated by bathing electrons are accelerated by an acceleration voltage to irradiate the substrate surface.
  • the SOI layer After measuring the thickness distribution of the SOI layer by the optical interference method or the capacitance method, by controlling the etching removal amount by gas cluster ions according to the thickness distribution, the SOI layer The film thickness uniformity can be increased.
  • the SOI substrate is annealed (step c).
  • the SOI substrate whose surface is roughened by the PACE method or the GCIB method, the film thickness uniformity is high and the smooth surface required for the SOI substrate can be obtained.
  • the annealing process is performed in the annealing process in an argon atmosphere or in an inert gas atmosphere containing 4% by volume or less of hydrogen.
  • FIG. 2 after PACE treatment at 1100 ° C. for 4 hours in an atmosphere of inert gas containing 4% by volume or less of hydrogen in argon atmosphere (the data in FIG. 2 uses argon) and in an atmosphere of 100% hydrogen.
  • the SOI substrate was annealed.
  • the etching amount to the silicon substrate was 330 nm when performed with 100% hydrogen, whereas that performed in an argon atmosphere was performed in an inert gas atmosphere containing 0.5 nm and 4% by volume or less of hydrogen.
  • the etching action is remarkably suppressed as compared with a 100% hydrogen atmosphere, and the etching action is controlled at the nm level in smoothing the SOI substrate surface. Therefore, the change in film thickness can be reduced and the film thickness uniformity can be kept high. Further, the etching action can be suppressed by setting the hydrogen concentration in the inert gas to 4% by volume or less, and the hydrogen becomes a concentration below the lower limit of explosion, so that handling is relatively safe.
  • the pressure (total pressure) of the argon gas or the argon / hydrogen mixed gas it is desirable that the total pressure is about 10 5 Pa (around 1 atm) near normal pressure.
  • the heat treatment in the annealing step is preferably performed at a temperature of 900 ° C. or higher.
  • the SOI substrate surface can have a sufficient surface roughness.
  • the inert gas any of nitrogen, argon, and helium can be used. This is because there is almost no etching action of silicon.
  • the surface roughness of the SOI substrate can be more reliably reduced to 0.3 nm (10 ⁇ m ⁇ 10 ⁇ m) or less by RMS. For this reason, the annealing process of the present invention can achieve a smooth surface required for an SOI substrate while maintaining film thickness uniformity.
  • the upper limit of the annealing treatment temperature can be set to 1250 ° C., for example, from the viewpoint of heat resistance temperature of the quartz tube or the like. Considering the durability of the quartz member, about 1150 ° C. is desirable.
  • the SOI substrate in the annealing step of step c, is heat-treated in an argon atmosphere or in an inert gas atmosphere containing 4% by volume or less of hydrogen, thereby suppressing the etching action due to annealing, and the film of the SOI substrate.
  • the surface can be smoothed while maintaining the thickness uniformity.
  • an SOI substrate was manufactured according to a method for manufacturing an SOI substrate by a bonding method.
  • an SOI substrate was prepared by the SiGen method (step a).
  • a silicon wafer on which an ion implantation layer was implanted with hydrogen ions implanted at an implantation energy of 35 keV, an implantation dose of 9 ⁇ 10 16 / cm 2 , and an implantation depth of 0.3 ⁇ m was synthesized as a donor wafer.
  • a quartz substrate is prepared as a handle wafer, and plasma is generated by applying a high frequency between parallel plate electrodes with a high frequency power of 50 W using nitrogen gas as a plasma gas on the bonded surface, thereby generating a high frequency plasma activity. For 10 seconds.
  • the donor wafer and the handle wafer are bonded together to increase the bond strength by a heat treatment at 350 ° C., and then the starting point of peeling is formed by the blade of a paper cutting scissors, and mechanical impact is applied to the ion implanted layer.
  • An SOI substrate was prepared by peeling.
  • the in-plane film thickness variation of the SOI substrate obtained by the above steps was 5.80 nm.
  • the SOI substrate was processed by the PACE method (step b).
  • SF 6 gas was used as an etching gas, and etching was performed according to the thickness distribution.
  • the SF 6 gas flow rate was kept at 40 sccm
  • the pressure in the reaction chamber was kept at 267 Pa
  • the high frequency power was kept at 125 W.
  • the surface roughness of the SOI substrate was 3.10 nm in RMS, and the in-plane film thickness variation was 1.40 nm.
  • the in-plane film thickness variation which is an index of film thickness uniformity, is a value defined by the square root of the square sum of the film thickness displacement from the average value by providing 361 measurement points radially. Is a value measured by optical interferometry or capacitance method.
  • the SOI substrate was annealed (step c).
  • annealing was performed at a temperature of 1100 ° C. for 4 hours in an atmosphere of 100% argon.
  • the film thickness reduction amount (etching amount) of the SOI substrate was 0.5 nm
  • the surface roughness after the treatment was 0.26 nm in RMS
  • the in-plane film thickness variation was 1.6 nm.
  • the surface roughness of the SOI substrate by annealing in an atmosphere of 100% argon was RMS 0.3 nm or less, which is the desired surface roughness.
  • Example 2 As in Example 1, the annealing step (step c) was performed in an argon atmosphere containing 4% by volume of hydrogen. At this time, the film thickness reduction amount (etching amount) of the SOI substrate was 16 nm, the surface roughness was 0.19 nm in RMS, and the in-plane film thickness variation was 11.0 nm. Thus, even in annealing in an argon atmosphere containing 4% by volume of hydrogen, the surface roughness of the SOI substrate was RMS 0.3 nm or less.
  • the etching action can be greatly suppressed as compared with the conventional annealing in a 100% hydrogen atmosphere, and the thickness can be controlled at the nm level while suppressing a decrease in film thickness. .
  • the in-plane film thickness variation of the SOI substrate due to annealing can be relatively reduced, and the film thickness uniformity can be maintained.
  • the present invention can smooth the surface roughness of the SOI substrate to a desired surface roughness (RMS 0.3 nm or less).

Abstract

 アニール工程における基板の膜厚の変化を最小限とし、かつ表面の平滑化を達成する方法を提供する。  少なくとも、SOI基板の表面をプラズマを用いたPACE法、又は、ガスクラスターイオンビームを用いたGCIB法によって処理する工程と、前記処理を施したSOI基板を、アルゴン雰囲気中、又は、水素を4体積%以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを有する、SOI基板の表面処理方法。

Description

SOI基板の表面処理方法
 本発明は、SOI基板の表面処理方法に関する。
 寄生容量を低減し、デバイスの高速化を測るためにSilicon on insulator(SOI)ウェーハが広く用いられるようになってきている。近年は、完全空乏層型のSOIデバイスを作り込むためにSOI層(シリコン層)が100nm以下の薄膜SOIの需要が高まっている。これはSOI層を薄膜化することで、デバイスの高速化が期待できるためである。この薄膜SOIウェーハにとって、シリコン層の面内膜厚分布は極めて重要な要素であり、nmレベルの面内均一性が要求される。
 しかし、現実には高い歩留まりでnmレベルの精度を達成することは困難であり、現状では改善が難しい。
 面内膜厚均一性の高い薄膜SOIを作りこむ方法として、SOI膜のシリコン膜厚を予め測定し、その膜厚分布にしたがって、補正を掛けつつ薄膜をエッチングして均一な薄膜シリコン層を作りこむいわゆるペース(Plasma Assisted Chemical Etch:PACE)法やガスクラスターイオンビーム(Gas Cluster Ion Beam:GCIB)法なども提案されている。両者とも数mm-数cm径のプラズマもしくはイオンビームをウェーハ全面に走査させることで、膜厚ばらつきを補正しつつエッチングができるという技術で均一な薄膜を得る目的には適していると言える。
 しかし、これらの方法には欠点もある。SOIを含むシリコンウェーハには平滑な表面が要求される(JIS R1683:2007に準拠して測定した二乗平均粗さ[RMS]で0.3nm以下程度)が、PACEやGCIB後はこの面粗さよりも粗い表面となってしまうために、処理後に再研磨が必要となり、この研磨の過程で面内の膜厚均一性が悪化してしまう恐れがある。一方、PACEやGCIB後の荒れた表面を平滑化する方法として高温水素アニールが提案されており(非特許文献1参照)、1200℃で60分の水素アニールにより平滑な表面が達成されることが示されているが、同時に水素アニールは、シリコン表面をエッチングすることが知られている(非特許文献2参照)。
 この文献では1100℃水素雰囲気で60nm/h以上の速さでシリコン層のエッチングが起こることが示されており、シリコンをnmレベルの単位で制御するには適さない方法と言える。
先行技術文献
山田公著:「クラスターイオンビーム 基礎と応用」第四章 Habuka et al., "Haze Generation on Silicon Surface Heated in Ambient at Atmospheric Pressure,"J.Electrochem.Soc.,Vol.144,No.9,September 1997 pp.3261-3265
 本発明は、このような問題点を解決するためになされたもので、アニール工程における基板の膜厚の変化を最小限とし、かつ表面の平滑化を達成する方法を提供することを目的とする。
 本発明は、上記課題を解決するためになされたもので、第1の側面として、SOI基板の表面処理方法であって、少なくとも、前記SOI基板の表面をプラズマを用いたPACE法、又は、ガスクラスターイオンビームを用いたGCIB法によって処理する工程と、前記処理を施したSOI基板を、アルゴン雰囲気中、又は、水素を4体積%以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを有することを特徴とするSOI基板の表面処理方法を提供する。
 本発明は、第2の側面として、ハンドルウェーハの表面に半導体薄膜層を形成する工程と、前記半導体薄膜層の表面をプラズマを用いたPACE法、又は、ガスクラスターイオンビームを用いたGCIB法によって処理する工程と、アルゴン雰囲気中、又は、水素を4体積%以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを含む貼り合わせウェーハの製造方法を提供する。
 このような工程を含み、SOI基板をアルゴン雰囲気中又は水素を4体積%以下含む不活性ガス雰囲気中で熱処理するアニール工程を行うことで、PACE法又はGCIB法により処理した基板の膜厚均一性を保ちつつ、所望の表面粗さまで平滑化できる。
 また、不活性ガス雰囲気中の水素濃度を4体積%以下とすることで、爆発下限以下の水素濃度となり取扱いが比較的安全となり、かつアニールによるエッチング作用も水素100%の雰囲気中で行うよりも大幅に抑えることができ、基板の膜厚均一性の悪化を最小限に防ぐことができる。
 この場合、前記アニール工程において、前記熱処理を900℃以上1250℃以下の温度で施すことが好ましい。
 また、前記アニール工程において、前記不活性ガスを、窒素、アルゴン、ヘリウムのいずれかとすることができる。
 本発明において、アニール工程で使用する不活性ガスはこれらの中から適宜選択することができる。
 また、前記アニール工程において、前記基板の表面の粗さをRMSで0.3nm(10μm×10μm範囲)以下となるようにすることができる。
 このように、本発明によれば、SOI基板を含むシリコン基板の製造において要求される平滑な表面(RMSで0.3nm以下程度)を達成できる。
 また、前記SOI基板のハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、SiC、アルミナ、窒化アルミのいずれかとすることができる。
 本発明の表面処理方法では、SOI基板のハンドルウェーハを、作製する半導体デバイスの目的に応じてこれらの中から適宜選択することができる。
 以上説明したように、本発明のSOI基板の表面処理方法および貼り合わせウェーハの製造方法によれば、アルゴン又は水素を4体積%以下含む不活性ガス雰囲気中で熱処理を施すアニール工程を行うことで、水素100%の雰囲気中で熱処理を施すアニール工程よりも、エッチング作用を抑えることができる。
 このため、PACE法又はGCIB法により処理することによって膜厚均一性を高めたSOI基板の膜厚の変化を抑えながら、表面を所望の表面粗さまで平滑化できる。
 また、不活性ガスに含まれる水素濃度を4体積%以下とすることで、エッチング作用を抑え、さらに爆発下限以下の水素濃度となり取り扱いが比較的安全となる。
PACE処理前後及び各雰囲気でのアニール(1100℃4時間)後の面内膜厚ばらつき。 各雰囲気でのアニール(1100℃4時間)によるシリコンエッチング量。 各雰囲気でのアニール(1100℃4時間)後の表面粗さ。
発明を実施するための形態
 以下、本発明についてより詳細に説明する。
 前述のように、従来は膜厚均一性の高いSOI基板、すなわち、ハンドルウェーハの表面に半導体薄膜層を形成したものを作製するために、SiGen法によりSOI基板を準備し、さらにそれをPACE法又はGCIB法によって処理することによって膜厚均一性は高くなるが、この処理によって基板表面が粗くなるという問題があった。そのため、これを平滑化する方法としては、再研磨や水素100%雰囲気中でのアニールといった方法もあるが、それにより膜厚均一性を悪化させることとなっていた。
 本発明者らは、このような問題を解決するために検討を行った。
 元来、PACE法、GCIB法ともに膜厚のばらついたシリコン層を補正しつつエッチングする目的には適している。そこで、PACE法又はGCIB法で処理したSOI基板表面を平滑化するために、アルゴン雰囲気中又は水素を4体積%以下含む不活性ガス雰囲気中で熱処理を施すことでエッチング作用を抑制できるので膜厚をnmレベルで制御できるため、膜厚の変化を小さくしつつ十分な平滑化をできることを見出した。
 しかも、水素濃度を4体積%以下とすることでエッチング作用を抑えることができ、かつ水素濃度を爆発下限以下とすることで取扱いが比較的安全になることを見出し、本発明を完成させた。
 以下、本発明の実施形態を説明するが、本発明はこれらに限定されるものではない。
 まず、SOI基板を準備する(工程a)。
 準備するSOI基板の製造方法は特に限定されるものではない。例えば、多結晶または単結晶であって、水素イオンを注入したイオン注入層を形成したシリコンウェーハ、または、酸化膜表面から水素イオンを注入した酸化膜つきシリコンウェーハ(酸化膜の膜厚:数nm~500nm程度)をドナーウェーハとし、その後ハンドルウェーハの貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、350℃以下の熱処理で結合強度を増し、その後、機械的衝撃をイオン注入層に加えてイオン注入層で剥離することによりSOI基板を製造することができる。このようなSOI基板の準備方法によれば、比較的膜厚が均一なSOI基板を準備することができるため、PACE法又はGCIB法による処理工程及びその後のアニール工程を短時間化することができ、しかもより一層膜厚均一性の高いものができるので、本発明の表面処理方法が有効である。
 SOI基板の製造方法は、このようなSiGen法以外の製造方法を用いてもよく、いわゆるスマートカット法により製造してもよい。SiGen法を用いれば高温熱処理が不要となるため、異種基板を貼り合わせる場合に好適である。
 このとき、SOI基板のハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、SiC、アルミナ、窒化アルミのいずれかとすることができる。ハンドルウェーハは、作製する半導体デバイスの目的に応じて、これらの中から適宜選択するようにすれば良い。もちろん、これ以外の材料を用いてもよい。
 SOI層の層厚は、後工程で再研磨をする必要がなく、再研磨のための研磨代等を確保しなくてよいので、たとえば、500nm以下とすることができる。
 次に、準備したSOI基板の表面をプラズマを用いたPACE法又はガスクラスターイオンビームを用いたGCIB法によって処理する(工程b)。
 PACE法は、プラズマガスにより基板の表面を局所的にエッチングしながら基板の厚さ(SOI層の膜厚)を均一化する方法であり、SOI層の厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてプラズマガスによるエッチング除去量を制御することで、SOI層の膜厚均一性を高くすることができる。
 GCIB法は、常温及び常圧で気体状物質の塊状原子集団(ガスクラスター)を形成し、これに電子を浴びせて生成させたガスクラスターイオンを加速電圧によって加速して基板表面に照射するものであり、PACE法と同様に、SOI層の厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてガスクラスターイオンによるエッチング除去量を制御することで、SOI層の膜厚均一性を高くすることができる。
 次に、SOI基板をアニール処理する(工程c)。
 このように、PACE法又はGCIB法により表面が粗くなったSOI基板をアニール処理することによって、膜厚均一性が高いとともに、SOI基板に求められる平滑な表面にすることができる。
 この場合、本発明では、アニール工程においてSOI基板をアルゴン雰囲気中又は水素4体積%以下含む不活性ガス雰囲気中で熱処理を行う。
 図2に示すように、アルゴン雰囲気中、水素4体積%以下含む不活性ガス(図2のデータはアルゴンを使用)雰囲気中、水素100%の雰囲気中それぞれで、1100℃で4時間PACE処理後のSOI基板のアニールを行った。このとき、シリコン基板へのエッチング量は水素100%で行ったものが330nmなのに対して、アルゴン雰囲気中で行ったものは0.5nm、水素4体積%以下含む不活性ガス雰囲気中で行ったものは16nmとなっていた。したがって、アルゴン雰囲気あるいは水素を4体積%以下含む不活性ガス雰囲気とすれば、水素100%雰囲気に比べ格段にエッチング作用を抑制し、SOI基板表面の平滑化
においてエッチング作用をnmレベルで制御することができ、膜厚の変化を小さくし膜厚均一性を高く保つことができる。
 また、不活性ガス中の水素濃度を4体積%以下とすることでエッチング作用を抑えることができると共に、水素が爆発下限以下の濃度となるため、取り扱いが比較的安全となる。
 このとき、アルゴンガス、または、アルゴン/水素混合ガスの圧力(全圧)としては、全圧として常圧付近の10Pa(1気圧付近)程度が使いやすく望ましい。
 このとき、アニール工程における熱処理を900℃以上の温度で施すことが好ましい。900℃以上でアニール処理することによって、SOI基板表面を十分な表面粗さとすることができる。また、不活性ガスとしては、窒素、アルゴン、ヘリウムのいずれも用いることができる。これらであれば、シリコンのエッチング作用がほとんどないからである。
 以上のアニール工程を行うことによって、より確実にSOI基板の表面の粗さをRMSで0.3nm(10μm×10μm)以下とすることができる。このため、本発明のアニール工程によって、膜厚均一性を保ちながらSOI基板に求められる平滑な表面を達成することができる。
 アニール処理温度の上限としては、石英チューブ等の耐熱温度の観点から、例えば、1250℃とすることができる。石英部材の耐久性を鑑みれば1150℃程度が望ましい。
 そして、以上の工程(a~c)を経ることによって、膜厚均一性が高く表面が平滑なSOI基板を製造することができる。
 本発明では、上記のように、工程cのアニール工程においてアルゴン雰囲気中又は水素4体積%以下含む不活性ガス雰囲気中でSOI基板を熱処理することによって、アニールによるエッチング作用を抑え、SOI基板の膜厚均一性を保ちつつ表面を平滑化できる。
 以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
 以下のように、貼り合わせ法によるSOI基板の製造方法に従って、SOI基板を製造した。
 まず、SOI基板をSiGen法により準備した(工程a)。
 この工程では、水素イオンを、注入条件が注入エネルギーを35keV、注入線量を9×1016/cm、注入深さを0.3μmで注入したイオン注入層を形成したシリコンウェーハをドナーウェーハ、合成石英基板をハンドルウェーハとして準備し、その貼り合わせ面にプラズマ用ガスとして窒素ガスを使用して、平行平板電極間に高周波パワー50Wの条件で高周波を印加することでプラズマを発生させ、高周波プラズマ活性化処理を10秒行った。
 次に、ドナーウェーハとハンドルウェーハを貼り合わせ350℃の熱処理で結合強度を増し、その後、紙切りバサミの刃により、剥離の起点を形成し機械的衝撃をイオン注入層に加えてイオン注入層で剥離することによりSOI基板を準備した。
 以上の工程により得られた、SOI基板の面内膜厚ばらつきは5.80nmであった。
 次に、SOI基板をPACE法により処理した(工程b)。
 この工程は、SOI基板の厚さ分布を光学干渉法で測定した後、エッチングガスとしてSFガスを使用し、その厚さ分布に応じてエッチングを行った。処理中SFガス流量は40sccm,反応チャンバ内圧力は267Pa、高周波電力は125Wに保った。
 PACE処理後、SOI基板の表面粗さはRMSで3.10nmであり、面内膜厚ばらつきは1.40nmであった。ここで、膜厚均一性の指標である面内膜厚ばらつきは、測定点を放射状に361点設け、平均値からの膜厚変位の二乗和の平方根によって定義される値であり、上記膜厚は、光学干渉法または静電容量法により測定される値である。
 次に、SOI基板をアニールした(工程c)。
 この工程では、アルゴン100%の雰囲気中、温度1100℃で4時間アニールした。
このとき、SOI基板の膜厚減少量(エッチング量)0.5nm,処理後の表面粗さはRMSで0.26nm、面内膜厚ばらつき1.6nmであった。
 このように、アルゴン100%の雰囲気中におけるアニールによるSOI基板の表面粗さは、所望の表面粗さであるRMS0.3nm以下であった。
 (実施例2)
 実施例1と同様に、ただし、アニール工程(工程c)の雰囲気は水素を4体積%含むアルゴンの雰囲気中で行った。このとき、SOI基板の膜厚減少量(エッチング量)16nm,表面粗さはRMSで0.19nm、面内膜厚ばらつき11.0nmであった。
 このように、水素を4体積%含むアルゴン雰囲気中におけるアニールにおいても、SOI基板の表面粗さはRMS0.3nm以下であった。
(比較例)
 実施例1と同様に、ただし、アニール工程(工程c)の雰囲気は水素100%の雰囲気中で行った。このとき、SOI基板の膜厚減少量(エッチング量)330nm,表面粗さはRMSで0.14nm、面内膜厚ばらつき24.5nmであった。
 以上の実施例及び比較例の結果を図1~3に示した。図2に示すように、本発明によれば従来の水素100%雰囲気中でのアニールに比べ大幅にエッチング作用を抑えることでき、膜厚減少を抑えて、厚さをnmレベルで制御可能である。また、図1に示すようにアニールによるSOI基板の面内膜厚ばらつきを比較的低減することができ、膜厚均一性を保つことができる。かつ、図3に示すように本発明によってSOI基板表面の粗さを所望の表面粗さ(RMS0.3nm以下)にまで平滑化できることが明らかとなった。
 尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (12)

  1.  SOI基板の表面処理方法であって、少なくとも、
     前記SOI基板の表面をプラズマを用いたPACE法、又は、ガスクラスターイオンビームを用いたGCIB法によって処理する工程と、
     前記処理を施したSOI基板を、アルゴン雰囲気中、又は、水素を4体積%以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを有することを特徴とするSOI基板の表面処理方法。
  2.  前記アニール工程において、前記熱処理を900℃以上1250℃以下の温度で施すことを特徴とする請求項1に記載のSOI基板の表面処理方法。
  3.  前記アニール工程において、前記不活性ガスを、窒素、アルゴン、ヘリウムのいずれかとすることを特徴とする請求項1又は請求項2に記載のSOI基板の表面処理方法。
  4.  前記アニール工程において、前記基板の表面の粗さをRMSで0.3nm(10μm×10μm範囲)以下となるようにすることを特徴とする請求項1に記載のSOI基板の表面処理方法。
  5.  前記SOI基板のハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、SiC、アルミナ、窒化アルミのいずれかとすることを特徴とする請求項1に記載のSOI基板の表面処理方法。
  6.  前記表面処理するSOI基板は、
     イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、350℃以下の熱処理で結合強度を増したものとし、
     その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより準備することを特徴とする請求項1に記載のSOI基板の表面処理方法。
  7.  ハンドルウェーハの表面に半導体薄膜層を形成する工程と、
     前記半導体薄膜層の表面をプラズマを用いたPACE法、又は、ガスクラスターイオンビームを用いたGCIB法によって処理する工程と、
     アルゴン雰囲気中、又は、水素を4体積%以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを含む貼り合わせウェーハの製造方法。
  8.  前記アニール工程において、前記熱処理を900℃以上1250℃以下の温度で施すことを特徴とする請求項7に記載の貼り合わせウェーハの製造方法。
  9.  前記アニール工程において、前記不活性ガスを、窒素、アルゴン、ヘリウムのいずれかとすることを特徴とする請求項7又は請求項8に記載の貼り合わせウェーハの製造方法。
  10.  前記アニール工程において、前記半導体薄膜層の表面の粗さをRMSで0.3nm(10μm×10μm範囲)以下となるようにすることを特徴とする請求項7に記載の貼り合わせウェーハの製造方法。
  11.  前記ハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、SiC、アルミナ、窒化アルミのいずれかとすることを特徴とする請求項7に記載の貼り合わせウェーハの製造方法。
  12.  前記表面処理する半導体薄膜層は、
     イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、350℃以下の熱処理で結合強度を増したものとし、
     その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより準備することを特徴とする請求項7に記載の貼り合わせウェーハの製造方法。
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108750A1 (ja) * 2012-01-17 2013-07-25 東京エレクトロン株式会社 基板載置台及びプラズマ処理装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120129318A1 (en) * 2010-11-24 2012-05-24 Semiconductor Energy Laboratory Co., Ltd. Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate
CN102623303A (zh) * 2011-01-27 2012-08-01 钟汇才 一种soi晶圆的制造方法及其soi晶圆
US9947761B2 (en) 2012-03-19 2018-04-17 Fuji Electric Co., Ltd. Production method for semiconductor device
DE102013010703A1 (de) * 2013-06-27 2014-12-31 Merck Patent Gmbh Mikrokugeln
US9589853B2 (en) 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber
JP6566683B2 (ja) * 2014-07-02 2019-08-28 東京エレクトロン株式会社 基板洗浄方法および基板洗浄装置
JP6086105B2 (ja) * 2014-09-24 2017-03-01 信越半導体株式会社 Soiウェーハの製造方法
WO2016081367A1 (en) * 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
CN112420509B (zh) * 2014-12-19 2024-03-19 环球晶圆股份有限公司 用于对半导体结构执行外延平滑工艺的系统和方法
KR102347960B1 (ko) 2015-02-03 2022-01-05 삼성전자주식회사 도전체 및 그 제조 방법
FR3046877B1 (fr) * 2016-01-14 2018-01-19 Soitec Procede de lissage de la surface d'une structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340444A (ja) * 1998-05-27 1999-12-10 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法およびsoiウエーハ
JP2001217430A (ja) * 1999-11-26 2001-08-10 Toshiba Corp 半導体基板の製造方法およびこれにより製造された半導体基板
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
JP2004221198A (ja) * 2003-01-10 2004-08-05 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413874B1 (en) * 1997-12-26 2002-07-02 Canon Kabushiki Kaisha Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2002110949A (ja) * 2000-09-28 2002-04-12 Canon Inc Soiの熱処理方法及び製造方法
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
FR2827423B1 (fr) * 2001-07-16 2005-05-20 Soitec Silicon On Insulator Procede d'amelioration d'etat de surface
US20040060899A1 (en) * 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
JP4285244B2 (ja) * 2004-01-08 2009-06-24 株式会社Sumco Soiウェーハの作製方法
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
JP4407384B2 (ja) * 2004-05-28 2010-02-03 株式会社Sumco Soi基板の製造方法
JP2006210899A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Soiウエーハの製造方法及びsoiウェーハ
JP4624812B2 (ja) * 2005-01-20 2011-02-02 信越化学工業株式会社 Soiウエーハの製造方法
WO2007074550A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Soiウェーハの製造方法及びsoiウェーハ
WO2007074551A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Soiウェーハの製造方法及びsoiウェーハ
JP5064695B2 (ja) * 2006-02-16 2012-10-31 信越化学工業株式会社 Soi基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340444A (ja) * 1998-05-27 1999-12-10 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法およびsoiウエーハ
JP2001217430A (ja) * 1999-11-26 2001-08-10 Toshiba Corp 半導体基板の製造方法およびこれにより製造された半導体基板
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
JP2004221198A (ja) * 2003-01-10 2004-08-05 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HABUKA ET AL.: "Haze Generation on Silicon Surface Heated in Ambient at Atmospheric Pressure", J. ELECTROCHEM. SOC., vol. 144, no. 9, September 1977 (1977-09-01), pages 3261 - 3265
See also references of EP2244280A4

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108750A1 (ja) * 2012-01-17 2013-07-25 東京エレクトロン株式会社 基板載置台及びプラズマ処理装置
JPWO2013108750A1 (ja) * 2012-01-17 2015-05-11 東京エレクトロン株式会社 基板載置台及びプラズマ処理装置

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