JP5493345B2 - Soiウェーハの製造方法 - Google Patents

Soiウェーハの製造方法 Download PDF

Info

Publication number
JP5493345B2
JP5493345B2 JP2008315930A JP2008315930A JP5493345B2 JP 5493345 B2 JP5493345 B2 JP 5493345B2 JP 2008315930 A JP2008315930 A JP 2008315930A JP 2008315930 A JP2008315930 A JP 2008315930A JP 5493345 B2 JP5493345 B2 JP 5493345B2
Authority
JP
Japan
Prior art keywords
thickness
oxide film
soi
heat treatment
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008315930A
Other languages
English (en)
Other versions
JP2010141127A (ja
Inventor
徹 石塚
徳弘 小林
浩司 阿賀
宣彦 能登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2008315930A priority Critical patent/JP5493345B2/ja
Priority to CN2009801492636A priority patent/CN102246264B/zh
Priority to US13/129,538 priority patent/US8202787B2/en
Priority to PCT/JP2009/006007 priority patent/WO2010067516A1/ja
Priority to KR1020117012680A priority patent/KR101543748B1/ko
Priority to EP09831624.3A priority patent/EP2357659B1/en
Publication of JP2010141127A publication Critical patent/JP2010141127A/ja
Application granted granted Critical
Publication of JP5493345B2 publication Critical patent/JP5493345B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Description

本発明は、絶縁体上にシリコン単結晶層が形成されたSOI(Silicon On Insulator)構造を有するSOIウェーハを製造する方法に関する。
デバイス世代が進むにつれ、高性能化トレンド目標を満たす為には、従来のバルクシリコンウェーハを用いたスケーリング効果だけでは対応できず、新たなデバイス構造が必要とされ、その出発原料としてSOIウェーハが着目されている。さらに、SOIウェーハを使用したデバイスの種類の広がりから、SOI層の厚さと共に、埋め込み酸化膜の厚さについても、幅広い範囲での要求がある。
このSOIウェーハの代表的な製造方法として、シリコンウェーハに酸素イオンを高濃度で打ち込んだ後に高温で熱処理を行ってウェーハ内に酸化膜を形成するSIMOX法や、貼り合わせ法と呼ばれる方法等がある。貼り合わせ法とは、SOI層を形成するボンドウェーハと支持基板となるベースウェーハのうちの少なくとも一方に酸化膜を形成し、その酸化膜を介してボンドウェーハとベースウェーハとを貼り合わせた後ボンドウェーハを薄膜化することによって、絶縁体である埋め込み酸化膜上にSOI層が形成されたSOIウェーハを製造する方法である。
この貼り合わせ法を利用したSOIウェーハの製造方法の中でも、薄いSOI層の作製においては、均一で幅広い膜厚範囲でSOI作製が可能である点から、貼り合わせ法の一つであるイオン注入剥離法(スマートカット(登録商標)法とも呼ばれる。)を用いて作製されたSOIウェーハが主流となっている。
一般に、イオン注入剥離法において、埋め込み酸化膜は、貼り合わせを行う前の段階でウェーハ上に酸化膜を成長させることで形成され、この貼り合わせ前の酸化膜成長時に酸化膜の厚さを制御することにより、SOIウェーハの埋め込み酸化膜の厚さを制御でき、その制御範囲としては広く実施することが可能である。しかしながら、埋め込み酸化膜が薄い場合については、貼り合わせの実施が困難になる傾向にあり、SOIウェーハにボイドやブリスターと呼ばれる欠陥が発生しやすくなり、更には貼り合わせが実施されずにSOI層が形成されないといった問題が発生した。
また、イオン注入層での剥離を行ってSOI層を形成した後でも、SOI層の厚さや表面状態を調整することを目的として、各種の熱処理が施される場合があるが、この際に表面のSOI層の厚さのみならず、埋め込み酸化膜の厚さが変化することが知られており、埋め込み酸化膜の厚さの制御においてはSOIウェーハ作製時の熱処理工程も制御することが必要となる。つまり、更にはSOIウェーハ作製時の熱処理工程を制御することで、埋め込み酸化膜の厚さを積極的に調整することが可能になる。
このように、SOIウェーハを作製する際に埋め込み酸化膜の厚さを減ずるための熱処理を行って埋め込み酸化膜の厚さを調整する方法として、特許文献1、特許文献2の方法が知られている。
特許文献1及び特許文献2のように、埋め込み酸化膜が最終目標厚さよりも厚い状態となるよう貼り合わせを行い、後のSOIウェーハ作製時の熱処理工程で減厚化を行う方法により、欠陥の少ないSOIウェーハを作製する方法が開発された。しかしながら、この方法では、熱処理で用いるガスや熱処理温度等の不均一性が原因となり、埋め込み酸化膜の減厚分の面内均一性が悪くなり、結果として埋め込み酸化膜の面内分布が悪化するという問題が発生した。
特開2004−221198号公報 特開2006−156770号公報
本発明は、上記事情に鑑みなされたもので、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行ってSOIウェーハを製造する方法において、埋め込み酸化膜の厚さを減ずる熱処理を行った際に熱処理温度等の不均一性が原因となって発生する埋め込み酸化膜の面内分布の悪化を所定の範囲内に制御し、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することを目的とする。
上記課題を解決するため、本発明では、ボンドウェーハとベースウェーハの少なくとも一方の表面に酸化膜を形成し、該形成した酸化膜を介して前記ボンドウェーハとベースウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化することで得られた、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、前記埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、所定の埋め込み酸化膜厚を有するSOIウェーハを製造する方法において、前記埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、前記熱処理により減ずる酸化膜の厚さと、前記熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、該算出されたSOI層の厚さとなるように前記ボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことを特徴とするSOIウェーハの製造方法を提供する(請求項1)。
このように、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、熱処理により減ずる酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジ(埋め込み酸化膜の最大膜厚から最小膜厚を差し引いた値)の変化量の許容値との比に応じて算出し、算出されたSOI層の厚さとなるように前記ボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことにより、熱処理によって所望の厚さに減厚された埋め込み酸化膜の面内レンジを、所望の範囲に制御することができ、最終的には埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
また、前記熱処理により減ずる酸化膜の厚さを、40nm以下として前記SOIウェーハ材料のSOI層の厚さを算出することが好ましい(請求項2)。
40nmを超える厚さを減厚しようとすると、高温長時間の熱処理が必要とされたり、あるいは、熱処理時のSOI層の厚さを極めて薄くする必要があり現実的ではないため、減ずる酸化膜の厚さは、40nm以下が好ましい。
また、前記所定の埋め込み酸化膜厚を、30nm以下とすることができる(請求項3)。
このように、本発明のSOIウェーハの製造方法は、30nm以下の埋め込み酸化膜を有するSOIウェーハを製造する場合に好適に利用でき、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
また、前記埋め込み酸化膜の厚さを減ずる熱処理を、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で行うことが好ましい(請求項4)。
このように、埋め込み酸化膜の厚さを減ずる熱処理を、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で行うことができる。
また、前記SOIウェーハ材料は、イオン注入剥離法によって作製することができる(請求項5)。
このように、イオン注入剥離法を用いてボンドウェーハの薄膜化を行いSOIウェーハ材料を作製することによって、膜厚均一性が優れているSOI層を形成することができる。
本発明のSOIウェーハの製造方法であれば、熱処理によって所定の厚さに減厚された埋め込み酸化膜の面内レンジを所望の範囲内に制御することができ、最終的には埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを提供することができる。
以下、本発明についてより具体的に説明する。
前述のように、従来、埋め込み酸化膜を最終目標厚さよりも厚くなるよう、少なくとも一方の表面に酸化膜が形成されたボンドウェーハとベースウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化することで得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、ボイドやブリスターといった欠陥の少ないSOIウェーハを作製する方法が行われていた。しかしながら、この方法では、埋め込み酸化膜の厚さを減ずる熱処理における熱処理温度等の面内での不均一性が原因となり、結果として埋め込み酸化膜の面内分布が悪化するという問題が発生した。
特開2004−221198号公報によれば、埋め込み酸化膜の厚さを減ずる熱処理を行った際の、熱処理により減ずる酸化膜の厚さの程度が、表面のSOI層に依存することが知られていた。
更に、本発明者らは、鋭意研究により、埋め込み酸化膜の面内分布の悪化も、表面のSOI層の厚さに応じて変化することを発見した。そして、熱処理により減ずる埋め込み酸化膜の厚さと、その熱処理により変化(悪化)する埋め込み酸化膜の膜厚の面内レンジの変化量の許容値との比に応じてSOIウェーハ材料のSOI層の厚さを算出し、算出されたSOI層の厚さとなるようにボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、熱処理により発生する埋め込み酸化膜の面内レンジの変化(悪化)量を所望の範囲内に調整できることを見出し、本発明を完成させた。
なお、SOI層の最終的な厚さは、本来はウェーハを使用するユーザー側の目的に応じた要求仕様により決定されるものであるが、SOIウェーハ作製工程途中の埋め込み酸化膜を減ずる工程におけるSOI層の厚さ(SOIウェーハ材料のSOI層の厚さ)自体は、SOIウェーハ作製工程の各条件を設定する際に作製者の裁量により決定する余地をもつものであり、その後の工程において最終的にSOI層の厚さを要求仕様に合わせ調整することができるので、ユーザー側の最終的な要求膜厚を決定する上での自由度に何ら影響を与えるものではない。
以下、本発明のSOIウェーハの製造方法について詳細に説明するが、本発明は、これらに限定されるものではない。
まず、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを決定するために、熱処理により減ずる酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量との比と、SOI層の厚さとの関係を算出する。
以下に、熱処理により減ずる酸化膜の厚さと熱処理により発生する埋め込み酸化膜の
面内レンジの変化量との比と、SOI層の厚さの関係を求めるための一例を示す。
直径300mmのシリコン単結晶からなる鏡面研磨ウェーハ(結晶方位<100>)を用い、イオン注入剥離法(注入イオン:水素イオン8×1016/cm)によりSOIウェーハ材料(熱処理により埋め込み酸化膜(BOX)を減厚する処理を行うための材料)を様々な条件で作製し、100%アルゴン雰囲気下、1200℃の熱処理を行ってBOXの減厚を行うことによってSOIウェーハを11枚作製する。
表1に、各サンプルのSOI膜厚、埋め込み酸化膜の厚さを減ずる熱処理前後のBOX厚、BOX厚レンジ、BOX厚の減少量(S)、BOX厚レンジの変化量(N)の測定値を示す。
尚、SOI膜厚及びBOX厚は面内の平均値であり、BOX厚レンジは面内膜厚の最大値と最小値の差を示している。
また、BOX厚の減少量(S)とBOX厚レンジの変化量(N)との比(S/N)から、dS/N[dB]を下記の式1より算出した結果を表1中に示し、dS/N[dB]とSOI膜厚との関係を、図1に記した。
S/N[dB]=20×log(S/N) (式1)
Figure 0005493345
図1によればdS/N[dB]はSOI膜厚(T)と比例関係にあることがわかる。
(直線の近似式は、dS/N[dB]=0.0728T+2.27であった。)
本発明は、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さ(SOI膜厚T)が、熱処理により減ずる酸化膜の厚さ(BOX厚の減少量S)と
、熱処理により発生する埋め込み酸化膜の面内レンジの変化量(N)との比から算出した
S/N[dB]と、上記の相関関係を有することを利用するものである。
以下に、上記のようにdS/N[dB]とSOI層の厚さ(T)との相関関係が得られた後の本発明の製造方法についてさらに詳しく説明する。本発明の製造方法の好適な態様として、イオン注入剥離法によりSOIウェーハを製造する場合について説明する。
先ず、シリコン単結晶からなる2枚の鏡面研磨ウェーハを準備する。この2枚のシリコンウェーハのうち、一方のウェーハはデバイスの仕様に合った支持基板となるベースウェーハであり、他方はSOI層となるボンドウェーハである。次に、そのうちの少なくとも一方の表面に酸化膜を形成する。続いて、ボンドウェーハの表層部に水素イオンを注入して、イオンの平均進入深さにおいてウェーハ表面に平行なイオン注入層を形成する。このとき、ボンドウェーハに注入するイオンは、希ガスイオンでも良い。
ボンドウェーハにイオン注入層を形成した後、ボンドウェーハの水素イオンを注入した方の面を、酸化膜を介してベースウェーハに密着させる。このとき、例えば常温の清浄な雰囲気下で2枚のウェーハの表面同士を接触させることにより、接着剤等を用いることなくウェーハ同士を貼り合わせることができる。
そして、ウェーハ同士を貼り合わせた後、ボンドウェーハを薄膜化してSOI層を形成する。ボンドウェーハの薄膜化は、例えば不活性ガス雰囲気下約500℃の温度で剥離熱処理を加えて、上記の水素イオン注入でボンドウェーハに形成したイオン注入層を境界面として剥離することによって、SOIウェーハ材料の作製を容易に行うことができる。このSOIウェーハ材料作製の際、SOI層の厚さが、後に行う熱処理により減ずる酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出されたSOI層の厚さとなるように、ボンドウェーハの薄膜化を行う。なお、ボンドウェーハの薄膜化において、剥離面のダメージ層の除去と貼り合わせ強度を高めるため、犠牲酸化処理を行っても良い。
また、ボンドウェーハの薄膜化は、研削・研磨あるいはエッチング等をすることによっても行うことができる。
次いで、設定したSOI層の厚さを有するSOIウェーハ材料に、埋め込み酸化膜を減ずる熱処理を行う。その後、要求仕様に応じたSOI層の厚さとするために、犠牲酸化処理や気相エッチング等、SOI層膜厚の調製を行う。
このように、SOIウェーハ材料のSOI層の厚さを設定することにより、所望の厚さに減厚された埋め込み酸化膜の面内レンジを、所望の範囲に制御することができ、最終的には埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
以下に、より具体的なSOIウェーハ材料のSOI層の厚さを設定する方法を以下に記載する。
本発明のSOIウェーハの製造方法は、主に、最終製品としての埋め込み酸化膜の厚さが100nm以下の製品を製造する際に好適に用いることができる。特開2004−221198号公報に記載されている通り、貼り合わせ前の酸化膜の厚さを制御する方法で、埋め込み酸化膜の厚さが100nm以下となるSOIウェーハを製造しようとすると、ボイドやブリスターと呼ばれる貼り合わせ不良が多発し、製造歩留が極端に低下する。貼り合わせ面にプラズマ処理を行えば、室温での貼り合わせ強度が高まるため、埋め込み酸化膜の厚さが100nm以下であっても、ボイドやブリスターを発生させずに貼り合わせが可能となるが、それでも30nm程度が最小厚限度であるため、それ以下の埋め込み酸化膜の厚さを有するSOIウェーハを高歩留で作製する場合には、本発明のように、SOIウェーハ材料に対して高温熱処理を施し埋め込み酸化膜を減厚する手法が有効である。
そこで、最終製品であるSOIウェーハの埋め込み酸化膜の厚さが10nmの場合を例に説明する。埋め込み酸化膜の厚さが10nmの場合に要求される面内均一性が±5%とすると、その許容できる面内レンジは1nmになるが、製品ウェーハ間のバラツキも考慮すると、面内レンジは半分の0.5nmに制御することが好ましい。
一方、貼り合わせ面にプラズマ処理を行うことによりSOIウェーハ材料の埋め込み酸化膜の厚さを30nm程度まで薄くできるとして、その場合、少なくとも一方のウェーハに30nmの酸化膜を形成して貼り合わせることになるが、形成された酸化膜の面内レンジは、現状では最低でも0.15nm程度あるので、埋め込み酸化膜の厚さが30nmのSOIウェーハ材料を熱処理して20nm減厚する際に許容される面内レンジの変化量Nは、0.35nm(=0.5nm−0.15nm)となる。
すなわち、S=20nm、N=0.35nmからdS/N[dB]=20×log(20/0.35)=35dBが算出される。この値を図1の近似線に適用すると、SOI膜厚として約450nmが算出される。これに従って、SOIウェーハ材料のSOI膜厚(埋め込み酸化膜の厚さを減ずる熱処理を行う際のSOI層の厚さ)が450nmになるようにSOIウェーハ材料を製造すれば良い。
このように、予め求めておいたSOI層の厚さとdS/N[dB]との相関関係を利用して、SOIウェーハ材料のSOI層の厚さを設定することができるが、熱処理により減ずる酸化膜の厚さSは40nm以下とすることが好ましい。40nmを超える厚さを減厚しようとすると、高温長時間の熱処理が必要とされたり、あるいは、熱処理時のSOI層の厚さを極めて薄くする必要があるため現実的ではない。
このように、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、熱処理により減ずる酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、算出されたSOI層の厚さとなるようにボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うと、埋め込み酸化膜の面内レンジを所望の範囲に制御することができ、最終的には、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例)SOI層50nm、BOX厚25nmのSOIウェーハの製造
(設定条件)
以下のように、熱処理により減ずる埋め込み酸化膜の厚さ(S)と、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値(N)を決定し、dS/N[dB]を算出した。
熱処理により減ずる埋め込み酸化膜の厚さ(S):10nm
熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値(N):0.8nm
S/N[dB]=20×log(10/0.8)=22dB
図1の近似線よりSOIウェーハ材料のSOI膜厚を270nmに設定した。
(SOIウェーハ材料の作製)
一方のシリコン単結晶ウェーハ(ボンドウェーハ)に熱酸化膜を35nm(面内レンジ0.2nm)形成し、酸化膜を通して水素イオンを注入し、窒素プラズマ処理(処理条件:室温、ガス流量115sccm、圧力0.4Torr(53.3Pa)、出力100W、15秒)を施した他方のシリコン単結晶ウェーハ(ベースウェーハ)と室温で貼り合わせ、500℃、30分の熱処理を加えてイオン注入層で剥離した。
剥離後のウェーハのSOI膜厚は300nm、埋め込み酸化膜の厚さが35nmであった。
その後、剥離面のダメージ層の除去と貼り合わせ強度を高めるため、酸化性雰囲気下、900℃の熱処理を行ってSOI層表面に熱酸化膜を形成し、形成した熱酸化膜をHF水溶液により除去する処理(犠牲酸化処理)を行うことによって、SOI膜厚270nm、埋め込み酸化膜厚35nmのSOIウェーハ材料を作製した。
(埋め込み酸化膜の減厚処理)
上記で製造したSOIウェーハ材料に、100%アルゴン雰囲気下で1200℃、2時間の減厚熱処理を行った。熱処理後の埋め込み酸化膜の厚さは25.2nm、面内レンジ0.95nmであった。
(SOI膜厚の調製)
1000℃のパイロジェニック酸化によりSOI表面に熱酸化膜を490nm形成後、HF水溶液にて酸化膜を除去することにより、SOI膜厚を50nmに調整した。
(比較例)SOI層50nm、BOX厚25nmのSOIウェーハの製造
(SOIウェーハ材料の作製)
一方のシリコン単結晶ウェーハ(ボンドウェーハ)に熱酸化膜を35nm(面内レンジ0.2nm)形成し、その酸化膜を通して水素イオン注入し、窒素プラズマ処理(処理条件:室温、ガス流量115sccm、圧力0.4Torr(53.3Pa)、出力100W、15秒)を施した他方のシリコン単結晶ウェーハ(ベースウェーハ)と室温で貼り合わせ、500℃、30分の熱処理を加えてイオン注入層で剥離した。
剥離後のウェーハのSOI膜厚は140nm、埋め込み酸化膜の厚さは35nmであった。その後、剥離面のダメージ層の除去と貼り合わせ強度を高めるため、酸化性雰囲気下、900℃の熱処理を行ってSOI層表面に熱酸化膜を形成し、その熱酸化膜をHF水溶液により除去する処理(犠牲酸化処理)を行う事によって、SOI膜厚100nm、埋め込み酸化膜厚35nmのSOIウェーハ材料を作製した。
(埋め込み酸化膜の減厚処理)
上記で製造したSOIウェーハ材料に、100%アルゴン雰囲気下で1200℃、1時間の減厚熱処理を行った。熱処理後の埋め込み酸化膜の厚さは、24.6nm、面内レンジ3.5nmであった。
(SOI膜厚の調整)
1000℃のパイロジェニック酸化によりSOI表面に熱酸化膜を110nm形成後、HF水溶液にて酸化膜除去することにより、SOI膜厚を50nmに調整した。
以上のように、本発明を適用した実施例においては、埋め込み酸化膜の厚さを減ずる熱処理を行い、最終製品となるSOIウェーハを作製した場合であっても、埋め込み酸化膜の面内レンジを目標値(製品の規格値)である1.0nm以内に抑制することができた。
一方、比較例では、埋め込み酸化膜の減厚を行う際のSOI層の厚さの設定に本発明を適用することなく、後の工程の犠牲酸化処理によるSOI膜厚調整を容易にするため、SOI膜厚として比較的薄いSOI層の厚さに設定したが、その結果、熱処理後の埋め込み酸化膜の面内レンジが極めて悪化し、製品の規格値を満足することができなかった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
SOI層の厚さとdS/N[dB]との相関関係を示した図である。

Claims (5)

  1. ボンドウェーハとベースウェーハの少なくとも一方の表面に酸化膜を形成し、該形成した酸化膜を介して前記ボンドウェーハとベースウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化することで得られた、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、前記埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、所定の埋め込み酸化膜厚を有するSOIウェーハを製造する方法において、
    前記埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、前記熱処理により減ずる酸化膜の厚さと、前記熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、該算出されたSOI層の厚さとなるように前記ボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことを特徴とするSOIウェーハの製造方法。
  2. 前記熱処理により減ずる酸化膜の厚さを、40nm以下として前記SOIウェーハ材料のSOI層の厚さを算出することを特徴とする請求項1に記載のSOIウェーハの製造方法。
  3. 前記所定の埋め込み酸化膜厚を、30nm以下とすることを特徴とする請求項1又は請求項2に記載のSOIウェーハの製造方法。
  4. 前記埋め込み酸化膜の厚さを減ずる熱処理を、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で行うことを特徴とする請求項1乃至請求項3のいずれか一項に記載のSOIウェーハの製造方法。
  5. 前記SOIウェーハ材料は、イオン注入剥離法によって作製することを特徴とする請求項1乃至請求項4のいずれか一項に記載のSOIウェーハの製造方法。
JP2008315930A 2008-12-11 2008-12-11 Soiウェーハの製造方法 Active JP5493345B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008315930A JP5493345B2 (ja) 2008-12-11 2008-12-11 Soiウェーハの製造方法
CN2009801492636A CN102246264B (zh) 2008-12-11 2009-11-11 Soi晶片的制造方法
US13/129,538 US8202787B2 (en) 2008-12-11 2009-11-11 Method for manufacturing SOI wafer
PCT/JP2009/006007 WO2010067516A1 (ja) 2008-12-11 2009-11-11 Soiウェーハの製造方法
KR1020117012680A KR101543748B1 (ko) 2008-12-11 2009-11-11 Soi 웨이퍼의 제조방법
EP09831624.3A EP2357659B1 (en) 2008-12-11 2009-11-11 Method for manufacturing soi wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008315930A JP5493345B2 (ja) 2008-12-11 2008-12-11 Soiウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2010141127A JP2010141127A (ja) 2010-06-24
JP5493345B2 true JP5493345B2 (ja) 2014-05-14

Family

ID=42242514

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008315930A Active JP5493345B2 (ja) 2008-12-11 2008-12-11 Soiウェーハの製造方法

Country Status (6)

Country Link
US (1) US8202787B2 (ja)
EP (1) EP2357659B1 (ja)
JP (1) JP5493345B2 (ja)
KR (1) KR101543748B1 (ja)
CN (1) CN102246264B (ja)
WO (1) WO2010067516A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5493345B2 (ja) * 2008-12-11 2014-05-14 信越半導体株式会社 Soiウェーハの製造方法
FR2998418B1 (fr) * 2012-11-20 2014-11-21 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur sur isolant
FR3003684B1 (fr) * 2013-03-25 2015-03-27 Soitec Silicon On Insulator Procede de dissolution d'une couche de dioxyde de silicium.
JP6107709B2 (ja) * 2014-03-10 2017-04-05 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
FR3034565B1 (fr) * 2015-03-30 2017-03-31 Soitec Silicon On Insulator Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3522482B2 (ja) * 1997-02-24 2004-04-26 三菱住友シリコン株式会社 Soi基板の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP4273540B2 (ja) * 1998-07-21 2009-06-03 株式会社Sumco 貼り合わせ半導体基板及びその製造方法
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
JP2004031715A (ja) * 2002-06-27 2004-01-29 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
JP4407127B2 (ja) 2003-01-10 2010-02-03 信越半導体株式会社 Soiウエーハの製造方法
KR100947815B1 (ko) * 2003-02-19 2010-03-15 신에쯔 한도타이 가부시키가이샤 Soi 웨이퍼의 제조 방법 및 soi 웨이퍼
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Sumco 貼り合わせ基板の製造方法
JP4830290B2 (ja) * 2004-11-30 2011-12-07 信越半導体株式会社 直接接合ウェーハの製造方法
US8138061B2 (en) 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
JP5493345B2 (ja) * 2008-12-11 2014-05-14 信越半導体株式会社 Soiウェーハの製造方法

Also Published As

Publication number Publication date
EP2357659A4 (en) 2012-04-25
CN102246264B (zh) 2013-11-27
EP2357659B1 (en) 2013-09-04
KR101543748B1 (ko) 2015-08-11
JP2010141127A (ja) 2010-06-24
CN102246264A (zh) 2011-11-16
US8202787B2 (en) 2012-06-19
US20110223740A1 (en) 2011-09-15
WO2010067516A1 (ja) 2010-06-17
EP2357659A1 (en) 2011-08-17
KR20110091743A (ko) 2011-08-12

Similar Documents

Publication Publication Date Title
WO2004012268A1 (ja) Soiウェーハの製造方法
JP5466410B2 (ja) Soi基板の表面処理方法
WO2005124865A1 (ja) 貼り合わせウェーハの製造方法
WO2006059586A1 (ja) 直接接合ウェーハの製造方法及び直接接合ウェーハ
JP4442560B2 (ja) Soiウエーハの製造方法
JP4577382B2 (ja) 貼り合わせウェーハの製造方法
JP5493345B2 (ja) Soiウェーハの製造方法
WO2011086628A1 (ja) 貼り合わせウェーハの製造方法
KR20100114884A (ko) 반도체 기판 표면 제조 방법
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
JP2010161134A (ja) 貼り合わせウェーハの製造方法
JP6927143B2 (ja) 貼り合わせsoiウェーハの製造方法
EP3370249B1 (en) Bonded soi wafer manufacturing method
JP5643488B2 (ja) 低応力膜を備えたsoiウェーハの製造方法
JP7251419B2 (ja) 貼り合わせsoiウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140217

R150 Certificate of patent or registration of utility model

Ref document number: 5493345

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250