CN102246264B - Soi晶片的制造方法 - Google Patents
Soi晶片的制造方法 Download PDFInfo
- Publication number
- CN102246264B CN102246264B CN2009801492636A CN200980149263A CN102246264B CN 102246264 B CN102246264 B CN 102246264B CN 2009801492636 A CN2009801492636 A CN 2009801492636A CN 200980149263 A CN200980149263 A CN 200980149263A CN 102246264 B CN102246264 B CN 102246264B
- Authority
- CN
- China
- Prior art keywords
- thickness
- flush type
- soi
- wafer
- soi wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 60
- 239000000463 material Substances 0.000 claims abstract description 48
- 238000010438 heat treatment Methods 0.000 claims description 76
- 230000003647 oxidation Effects 0.000 claims description 26
- 238000007254 oxidation reaction Methods 0.000 claims description 26
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 18
- 239000007789 gas Substances 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 11
- 229910052786 argon Inorganic materials 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 9
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 135
- 238000010030 laminating Methods 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RPAJSBKBKSSMLJ-DFWYDOINSA-N (2s)-2-aminopentanedioic acid;hydrochloride Chemical compound Cl.OC(=O)[C@@H](N)CCC(O)=O RPAJSBKBKSSMLJ-DFWYDOINSA-N 0.000 description 1
- 239000007767 bonding agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 229940090044 injection Drugs 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- -1 oxonium ion Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
Abstract
本发明是对埋入式氧化膜上形成有SOI层的SOI晶片材料进行减少埋入式氧化膜厚度的热处理，来制造具有规定的埋入式氧化膜厚的SOI晶片的方法，根据通过热处理而减少的埋入式氧化膜的厚度与因热处理而产生的埋入式氧化膜面内范围变化量的容许值之比，算出进行减少埋入式氧化膜厚度的热处理的SOI晶片材料的SOI层厚度，对将结合晶片薄膜化而获得的SOI晶片材料进行减少埋入式氧化膜厚度的热处理，使SOI层的厚度成为算出的厚度。由此，提供SOI晶片的方法，将因进行减少埋入式氧化膜厚度的热处理时的热处理温度等的不均匀性而产生的埋入式氧化膜面内分布恶化控制在规定的范围内，制造埋入式氧化膜的膜厚均匀性好的SOI晶片。
Description
技术领域
本发明涉及一种制造具有在绝缘体上形成有单晶硅层的绝缘层上覆硅(Silicon-On-Insulator：SOI)结构的SOI晶片的方法。
背景技术
随着元件一代代地发展，为了满足趋向于高性能化这一目标，仅靠现有的利用块硅晶片而实现的尺度效应(Scaling Effect)已无法应对，必须要采用新的元件结构，作为所述元件结构的原材料，SOI晶片正引人关注。而且，由于使用了SOI晶片的元件的种类扩展，所以与SOI层的厚度一样，对埋入式氧化膜的厚度也要求广阔的范围。
作为该SOI晶片的代表性的制造方法，具有在将氧离子高浓度地注入至硅晶片中后于高温下进行热处理从而在晶片内形成氧化膜的称为SIMOX法(注氧隔离法：Separation by Implantation Oxygen)或贴合法等方法。贴合法，是在形成SOI层的结合晶片与作为支持基板的基体晶片中的至少一方上形成氧化膜，并经由该氧化膜将结合晶片与基体晶片贴合后将结合晶片薄膜化，由此制造出在作为绝缘体的埋入式氧化膜上形成有SOI层的SOI晶片的方法。
在采用了该贴合法的SOI晶片的制造方法中，在较薄SOI层的制作中，从可在均匀且广泛的膜厚范围内进行SOI制作这一方面考虑，采用贴合法之一的离子注入剥离法(也称为智能剥离(Smart Cut)(注册商标)法)而制作的SOI晶片正成为主流。
通常在离子注入剥离法中，埋入式氧化膜是通过在进行贴合前的阶段中在晶片上使氧化膜成长而形成，通过在该贴合前的氧化膜成长时控制氧化膜的厚度，可控制SOI晶片的埋入式氧化膜的厚度，可将该控制范围广泛实施。然而，在埋入式氧化膜较薄的情况下，存在贴合难以实施的倾向，出现了SOI晶片上容易产生称为空隙或气泡的缺陷，进一步造成无法实施贴合从而无法形成SOI层的问题。
并且，在以离子注入层为界进行剥离形成SOI层后，也存在为了调整SOI层的厚度或表面状态而实施各种热处理的情况，已知此时不仅仅是表面的SOI层的厚度，埋入式氧化膜的厚度也会发生变化，在埋入式氧化膜厚度控制中，也必须要控制SOI晶片制作时的热处理步骤。也就是说，通过进一步控制SOI晶片制作时的热处理步骤，可积极地调整埋入式氧化膜的厚度。
如上所述，作为在制作SOI晶片时进行用于减少埋入式氧化膜厚度的热处理来调整埋入式氧化膜厚度的方法，已知有专利文献1、专利文献2的方法。
如专利文献1及专利文献2所述，开发了如下方法：采用进行贴合并在之后的SOI晶片制作时的热处理步骤中进行减薄化以使埋入式氧化膜成为比最终目标厚度厚的状态这一方法，来制作缺陷较少的SOI晶片。然而，在该方法中，由于热处理中使用的气体或热处理温度等的不均匀性，导致埋入式氧化膜的减薄部分的面内均匀性变差，结果出现了埋入式氧化膜的面内分布恶化的问题。
[现有技术文献]
(专利文献)
专利文献1：日本特开2004-221198号公报；
专利文献2：日本特开2006-156770号公报。
发明内容
本发明是鉴于所述情况而完成，其目的在于提供一种SOI晶片的方法，其在对埋入式氧化膜上形成有SOI层的SOI晶片材料进行减少埋入式氧化膜厚度的热处理来制造SOI晶片的制造方法中，将因进行减少埋入式氧化膜厚度的热处理时的热处理温度等的不均匀性而产生的埋入式氧化膜面内分布恶化，控制在规定范围内，从而制造出一种埋入式氧化膜膜厚均匀性优异的SOI晶片。
为了解决所述课题，本发明提供一种SOI晶片的制造方法，对下述SOI晶片材料，即，通过在结合晶片与基体晶片的至少一者的表面形成氧化膜，并经由所述形成的氧化膜将所述结合晶片与基体晶片贴合，然后将结合晶片薄膜化而获得的埋入式氧化膜上形成有SOI层的SOI晶片材料，进行减少所述埋入式氧化膜厚度的热处理，由此制造具有规定的埋入式氧化膜厚的SOI晶片，其特征在于：对应于按照如下的算式1根据通过所述热处理而减少的埋入式氧化膜的厚度S与因所述热处理而产生的埋入式氧化膜面内范围变化量N的容许值之比算出的dS/N，计算出进行减少所述埋入式氧化膜厚度的热处理的SOI晶片材料的SOI层厚度，并对将所述结合晶片进行薄膜化而获得的SOI晶片材料，进行减少埋入式氧化膜厚度的热处理，以使SOI层的厚度成为所述计算出的厚度，公式1：dS/N[dB]＝20×log(S/N)。
这样，根据通过热处理而减少的埋入式氧化膜厚度与因热处理而产生的埋入式氧化膜面内范围（从埋入式氧化膜的最大膜厚中减去最小膜厚而得的值）变化量的容许值之比，计算出进行减少埋入式氧化膜厚度的热处理的SOI晶片材料的SOI层厚度，并对将所述结合晶片薄膜化而获得的SOI晶片材料，进行减少埋入式氧化膜厚度的热处理，以使SOI层的厚度成为所述计算出的厚度，由此，可将通过热处理而减薄为所希望的厚度的埋入式氧化膜的面内范围控制在所希望的范围内，最终可制造埋入式氧化膜膜厚均匀性优异的SOI晶片。
并且，优选使通过所述热处理而减少的埋入式氧化膜厚度为40nm以下来计算出所述SOI晶片材料的SOI层厚度。如果要减少超过40nm的厚度，则必须要于高温下进行长时间的热处理，或者必须要使热处理时的SOI层厚度变得极薄，因此并不现实，因此，要减少的埋入式氧化膜的厚度优选40nm以下。
另外，可使所述规定的埋入式氧化膜的厚度为30nm以下。
如上所述，本发明的SOI晶片的制造方法适用于制造具有30nm以下的埋入式氧化膜的SOI晶片的情况，可制造埋入式氧化膜膜厚均匀性优异的SOI晶片。
另外，优选在氢气、氩气或它们的混合气体环境下，在1000℃以上的温度下进行减少所述埋入式氧化膜厚度的热处理。
这样，可在氢气、氩气或它们的混合气体环境下，在1000℃以上的温度下进行减少埋入式氧化膜厚度的热处理。
另外，所述SOI晶片材料可通过离子注入剥离法来制作。
这样，通过采用离子注入剥离法进行结合晶片的薄膜化从而制作SOI晶片材料，可形成膜厚均匀性优异的SOI层。
如果使用本发明的SOI晶片的制造方法，则可将通过热处理而减薄为规定厚度的埋入式氧化膜的面内范围控制在所希望的范围内，最终可提供埋入式氧化膜膜厚均匀性优异的SOI晶片。
附图说明
图1是表示SOI层的厚度与dS/N[dB]的相关关系的图。
具体实施方式
以下，更为具体地说明本发明。
如上所述，以往，进行下述SOI晶片的制作方法：以使埋入式氧化膜比最终目标厚度厚的方式，对下述SOI晶片材料，即，通过将至少一方的表面上形成有氧化膜的结合晶片与基体晶片贴合，然后将结合晶片薄膜化而获得SOI晶片材料，进行减少埋入式氧化膜厚度的热处理，由此制造出一种空隙或气泡的缺陷较少的SOI晶片。然而，在此方法中，由于减少埋入式氧化膜厚度的热处理中的热处理温度等在面内的不均匀性，而最终导致埋入式氧化膜的面内分布恶化的问题出现。
根据日本特开2004-221198号公报可知，在进行减少埋入式氧化膜厚度的热处理时通过热处理而减少的埋入式氧化膜的厚度程度，依赖于表面的SOI层。
并且，本发明的发明人通过努力研究发现，埋入式氧化膜面内分布恶化，也根据表面的SOI层的厚度而变化。于是，根据通过热处理而减少的埋入式氧化膜的厚度与因该热处理而发生变化(恶化)的埋入式氧化膜膜厚面内范围变化量的容许值之比，计算出SOI晶片材料的SOI层厚度，并对将结合晶片进行薄膜化而获得的SOI晶片材料，进行减少埋入式氧化膜厚度的热处理，以使SOI层的厚度成为所述计算出的厚度，由此，可将因热处理而产生的埋入式氧化膜面内范围的变化(恶化)量调整至所希望的范围内，从而完成了本发明。
另外，SOI层最终厚度，本应根据对应SOI晶片用户方的目的的要求规格来决定，但SOI晶片制作步骤中的减少埋入式氧化膜步骤之中的SOI层厚度(SOI晶片材料的SOI层厚度)本身，就存在制作者在设定SOI晶片制造 步骤各条件时斟酌决定的余地，在之后的步骤中，可最终根据要求规格调整SOI层的厚度，因此，不会对决定用户方的最终要求膜厚方面的自由度造成任何影响。
以下，详细说明本发明的SOI晶片的制造方法，但本发明并不限定于此。
首先，为了决定进行减少埋入式氧化膜厚度的热处理的SOI晶片材料的SOI层厚度，算出通过热处理而减少的埋入式氧化膜的厚度与因热处理而产生的埋入式氧化膜面内范围变化量之比和SOI层厚度的关系。
以下，示出用于求出通过热处理而减少的埋入式氧化膜的厚度与因热处理而产生的埋入式氧化膜面内范围变化量之比和SOI层厚度的关系的一例。
使用包含直径为30mm的单晶硅的镜面研磨晶片(晶体取向<100>)，采用离子注入剥离法(注入离子：氢离子8×1016/cm2)在各种条件下制作SOI晶片材料(用于进行通过热处理来减薄埋入式氧化膜(BOX)的处理的材料)，在100％氩环境下，进行1200℃的热处理来减少BOX(埋入式氧化膜)厚度，由此制作11片SOI晶片。
将各样本的SOI膜厚、要减少埋入式氧化膜厚度的热处理前后的BOX厚度、BOX厚度范围、BOX厚度的减少量(S)、BOX厚度范围变化量(N)的测定值示于表1中。
并且，SOI膜厚及BOX厚度为面内的平均值，BOX厚度范围表示面内膜厚的最大值与最小值的差。
另外，将按照下述式1根据BOX厚度减少量(S)与BOX厚度范围变化量(N)之比(S/N)算出dS/N[dB]而得的结果示于表1中，将dS/N[dB]与SOI膜厚之间的关系记载于图1中。
dS/N[dB]＝20×log(S/N)(式1)
[表1]
根据图1可知dS/N[dB]与SOI膜厚(T)之间存在比例关系。(直线的近似式为dS/N[dB]＝0.0728T+2.27。)
本发明利用了要进行减少埋入式氧化膜厚度的热处理的SOI材料的SOI层厚度(SOI膜厚T)与下述dS/N[dB]之间具有所述相关关系这一情况，所述dS/N[dB]是根据通过热处理而减少的埋入式氧化膜的厚度(BOX厚度的减少量S)与因热处理而产生的埋入式氧化膜面内范围变化量(N)之比而计算出的。
以下，更详细地说明如所述那样获得dS/N[dB]与SOI层厚度(T)的相关关系后的本发明的制造方法。作为本发明的制造方法的较好形态，说明了采用离子注入剥离法制造SOI晶片的情况。
首先，准备包含单晶硅的2片镜面研磨晶片。在这2片硅晶片中，一片是作为符合元件规格的支持基板的基体晶片，另一片是作为SOI层的结合晶片。然后，在它们中的至少一方的表面上形成氧化膜。然后，在结合晶片的 表层部注入氢离子，在离子的平均进入深度处形成与晶片表面平行的离子注入层。此时，注入至结合晶片的离子也可为稀有气体离子。
在结合晶片上形成离子注入层后，经由氧化膜使结合晶片的注入有氢离子的面与基体晶片密接。此时，例如通过在常温清洁环境下使2片晶片的表面相互接触，而无须使用粘接剂等即可将晶片之间贴合。
并且，在将晶片之间贴合后，将结合晶片进行薄膜化，形成SOI层。作为结合晶片的薄膜化，例如在惰性气体环境下，在约500℃的温度下施加剥离热处理，将通过所述氢离子注入而在结合晶片上形成的离子注入层剥离为界面，由此，可以容易地进行SOI晶片材料的制作。在制作该SOI晶片材料时，以使SOI层的厚度成为根据通过后续进行的热处理而减少的埋入式氧化膜厚度与因热处理而产生的埋入式氧化膜面内范围变化量的容许值之比而算出的SOI层厚度的方式，进行结合晶片的薄膜化。另外，在结合晶片的薄膜化中，为了除去剥离面的损坏层以及提高贴合强度，可进行牺牲氧化处理。
并且，结合晶片的薄膜化也可通过磨削研磨或蚀刻等进行。
然后，在具有所设定的SOI层厚度的SOI晶片材料上进行减少埋入式氧化膜的热处理。然后，为了达到符合要求规格的SOI层厚度，进行牺牲氧化处理、气相蚀刻等来调制SOI层膜厚。
这样，通过设定SOI晶片材料的SOI层厚度，可将减薄为希望厚度的埋入式氧化膜的面内范围控制在所希望的范围内，最终可制造出一种埋入式氧化膜膜厚均匀性优异的SOI晶片。
以下，记载了更具体的SOI晶片材料的SOI层厚度的设定方法。
本发明的SOI晶片的制造方法，主要适用于制造作为最终制品的埋入式氧化膜厚度为100nm以下的制品的情况。如日本特开2004-221198号公报所记载，如果要采用对贴合前的氧化膜厚度进行控制的方法来制造埋入式氧化膜厚度为100nm以下的SOI晶片，则会多发称为空隙或气泡的贴合不良，制造成品率极端下降。如果对贴合面进行等离子体处理，则在室温下的贴合强度会提高，因此，即使埋入式氧化膜的厚度为100nm以下，也能够不产生空隙或气泡地进行贴合，但是，尽管如此，由于30nm左右为最小厚度限度，因此在高成品率地制作埋入式氧化膜的厚度在最小厚度限度以下的SOI晶片时，像本发明这样对SOI晶片材料实施高温热处理来减薄埋入式氧化膜的方 法较为有效。
因此，以作为最终制品的SOI晶片的埋入式氧化膜厚度为10nm的情况为例进行说明。如果当埋入式氧化膜的厚度为10nm时所要求的面内均匀性为±5％，则其允许的面内范围为1nm，但如果也考虑到制品晶片之间的偏差，则面内范围优选控制为1nm的一半，即0.5nm。
另一方面，通过对贴合面进行等离子体处理可将SOI晶片材料的埋入式氧化膜厚度减少至30nm左右，这种情况下，要在至少一片晶片上形成30nm的氧化膜而进行贴合，所形成的氧化膜的面内范围现状为最低0.15nm左右，因此，在对埋入式氧化膜厚度为30nm的SOI晶片材料进行热处理得以减薄20nm时所允许的面内范围的变化量N为0.35nm(＝0.5nm-0.15nm)。
也就是说，由S＝20nm、N＝0.35nm可算出dS/N[dB]＝20×log(20/0.35)＝35dB。如果将该值应用于图1的近似线，则可算出SOI膜厚为约450nm。据此，只要以SOI晶片材料的SOI膜厚(进行减少埋入式氧化膜厚度的热处理时的SOI层厚度)为450nm的方式来制造SOI晶片材料即可。
这样，利用预先求出的SOI层厚度与dS/N[dB]的相关关系，可设定SOI晶片材料的SOI层厚度，优选通过热处理而减少的埋入式氧化膜厚度S为40nm以下。如果要减少超过40nm的厚度，则必须要于高温下进行长时间的热处理，或者必须要使热处理时的SOI层厚度变得极薄，因此并不现实。
这样，如果根据通过热处理而减少的埋入式氧化膜厚度与因热处理而产生的埋入式氧化膜面内范围变化量的容许值之比，算出进行减少埋入式氧化膜厚度的热处理的SOI晶片材料的SOI层厚度，并对将结合晶片进行薄膜化而获得的SOI晶片材料，进行减少埋入式氧化膜厚度的热处理，以使SOI层的厚度成为所述计算出的厚度，则可将埋入式氧化膜的面内范围控制在所希望的范围内，最终可制造出一种埋入式氧化膜膜厚均匀性优异的SOI晶片。
[实施例]
以下，示出实施例与比较例来对本发明加以具体说明，但本发明并不限定于此。
(实施例)SOI层为50nm、BOX厚度为25nm的SOI晶片的制造
(设定条件)
如下所示，决定通过热处理而减少的埋入式氧化膜厚度(S)和因热处理而 产生的埋入式氧化膜面内范围变化量的容许值(N)，算出dS/N[dB]。
通过热处理而减少的埋入式氧化膜厚度(S)：10nm
因热处理而产生的埋入式氧化膜面内范围变化量的容许值(N)：0.8nm
dS/N[dB]＝20×log(10/0.8)＝22dB
根据图1的近似线将SOI晶片材料的SOI膜厚设定为270nm。
(SOI晶片材料的制作)
在一片单晶硅晶片(结合晶片)上形成35nm(面内范围为0.02nm)的热氧化膜，通过所述氧化膜注入氢离子，并在室温下贴合至施加了氮等离子体处理(处理条件：室温、气体流量115sccm、压力0.4Torr(53.3Pa)、输出100W、15秒)的另一片单晶硅晶片(基体晶片)上，在500℃下施加30分钟的热处理，以离子注入层为界进行剥离。
剥离后的晶片的SOI膜厚为300nm，埋入式氧化膜的厚度为35nm。
然后，为了除去剥离面的损坏层以及提高贴合强度，在氧化性环境下进行900℃的热处理从而在SOI层表面形成热氧化膜，并进行用HF水溶液除去所形成的热氧化膜的处理(牺牲氧化处理)，由此制作SOI膜厚为270nm、埋入式氧化膜厚为35nm的SOI晶片材料。
(埋入式氧化膜的减薄处理)
对所述制造的SOI晶片材料在100％氩环境下，在1200℃下进行2小时的减薄热处理。热处理后的埋入式氧化膜的厚度为25.2nm，面内范围为0.95nm。
(SOI膜厚的调制)
通过1000℃的气相氧化在SOI表面形成490nm的热氧化膜后，用HF水溶液除去氧化膜，由此将SOI膜厚调整为50nm。
(比较例)SOI层为50nm、BOX厚度为25nm的SOI晶片的制造
(SOI晶片材料的制作)
在一片单晶硅晶片(结合晶片)上形成35nm(面内范围为0.2nm)的热氧化膜，通过该氧化膜注入氢离子，并在室温下贴合至施加了氮等离子体处理(处理条件：室温、气体流量115sccm、压力0.4Torr(53.3Pa)、输出100W、15秒)的另一片单晶硅晶片(基体晶片)上，在500℃下施加30分钟的热处理，以离子注入层为界进行剥离。
剥离后的晶片的SOI膜厚为140nm，埋入式氧化膜的厚度为35nm。然后，为了除去剥离面的损坏层以及提高贴合强度，在氧化性环境下进行900℃的热处理从而在SOI层表面形成热氧化膜，并进行用HF水溶液除去所述热氧化膜的处理(牺牲氧化处理)，由此制作SOI膜厚为100nm、埋入式氧化膜厚为35nm的SOI晶片材料。
(埋入式氧化膜的减薄处理)
对所述制造的SOI晶片材料在100％氩环境下，在1200℃下进行1小时的减薄热处理。热处理后的埋入式氧化膜的厚度为24.6nm，面内范围为3.5nm。
(SOI膜厚的调整)
通过1000℃的气相氧化在SOI表面形成110nm的热氧化膜后，用HF水溶液除去氧化膜，由此将SOI膜厚调整为50nm。
如上所述，在应用了本发明的实施例中，当进行减少埋入式氧化膜厚度的热处理来制作作为最终制品的SOI晶片时，也可将埋入式氧化膜的面内范围抑制在目标值(制品的规格值)1.0nm以内。
另一方面，在比较例中，进行埋入式氧化膜减薄时的SOI层厚度设定中并未应用本发明，为了使作为后续步骤的通过牺牲氧化处理来调整SOI膜厚较为容易，而将SOI膜厚设定为比较薄的SOI层厚度，但是，结果，热处理后的埋入式氧化膜的面内范围极端恶化，无法满足制品的规格值。
另外，本发明并不限定于所述实施方式。所述实施方式仅为示例，具有与本发明的专利申请范围所记载的技术思想实质上相同的构成，并发挥相同作用效果的所有发明均包含在本发明的技术范围内。
Claims (9)
1.一种SOI晶片的制造方法，对下述SOI晶片材料，即，通过在结合晶片与基体晶片的至少一方的表面形成氧化膜，并经由所述形成的氧化膜将所述结合晶片与基体晶片贴合，然后将结合晶片薄膜化而获得的埋入式氧化膜上形成有SOI层的SOI晶片材料，进行减少所述埋入式氧化膜厚度的热处理，由此制造具有规定的埋入式氧化膜厚的SOI晶片，其特征在于，
对应于按照如下的公式1根据通过所述热处理而减少的埋入式氧化膜的厚度S与因所述热处理而产生的埋入式氧化膜面内范围变化量N的容许值之比算出的dS/N，计算出进行减少所述埋入式氧化膜厚度的热处理的SOI晶片材料的SOI层厚度，并对将所述结合晶片进行薄膜化而获得的SOI晶片材料，进行减少埋入式氧化膜厚度的热处理，以使SOI层的厚度成为所述计算出的厚度，
公式1：dS/N[dB]＝20×log(S/N)。
2.如权利要求1所述的SOI晶片的制造方法，其特征在于，使通过所述热处理而减少的埋入式氧化膜厚度为40nm以下来计算出所述SOI晶片材料的SOI层厚度。
3.如权利要求1所述的SOI晶片的制造方法，其特征在于，使所述规定的埋入式氧化膜厚为30nm以下。
4.如权利要求2所述的SOI晶片的制造方法，其特征在于，使所述规定的埋入式氧化膜厚为30nm以下。
5.如权利要求1所述的SOI晶片的制造方法，其特征在于，在氢气、氩气或它们的混合气体环境下，在1000℃以上的温度下进行所述减少埋入式氧化膜厚度的热处理。
6.如权利要求2所述的SOI晶片的制造方法，其特征在于，在氢气、氩气或它们的混合气体环境下，在1000℃以上的温度下进行所述减少埋入式氧化膜厚度的热处理。
7.如权利要求3所述的SOI晶片的制造方法，其特征在于，在氢气、氩气或它们的混合气体环境下，在1000℃以上的温度下进行所述减少埋入式氧化膜厚度的热处理。
8.如权利要求4所述的SOI晶片的制造方法，其特征在于，在氢气、氩气或它们的混合气体环境下，在1000℃以上的温度下进行所述减少埋入式氧化膜厚度的热处理。
9.如权利要求1至8中任一项所述的SOI晶片的制造方法，其特征在于，所述SOI晶片材料采用离子注入剥离法来制作。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008315930A JP5493345B2 (ja) | 2008-12-11 | 2008-12-11 | Ｓｏｉウェーハの製造方法 |
| JP2008-315930 | 2008-12-11 | ||
| PCT/JP2009/006007 WO2010067516A1 (ja) | 2008-12-11 | 2009-11-11 | Ｓｏｉウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102246264A CN102246264A (zh) | 2011-11-16 |
| CN102246264B true CN102246264B (zh) | 2013-11-27 |
Family
ID=42242514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009801492636A Active CN102246264B (zh) | 2008-12-11 | 2009-11-11 | Soi晶片的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8202787B2 (zh) |
| EP (1) | EP2357659B1 (zh) |
| JP (1) | JP5493345B2 (zh) |
| KR (1) | KR101543748B1 (zh) |
| CN (1) | CN102246264B (zh) |
| WO (1) | WO2010067516A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5493345B2 (ja) * | 2008-12-11 | 2014-05-14 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| FR2998418B1 (fr) * | 2012-11-20 | 2014-11-21 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semi-conducteur sur isolant |
| FR3003684B1 (fr) * | 2013-03-25 | 2015-03-27 | Soitec Silicon On Insulator | Procede de dissolution d'une couche de dioxyde de silicium. |
| JP6107709B2 (ja) * | 2014-03-10 | 2017-04-05 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
| FR3034565B1 (fr) * | 2015-03-30 | 2017-03-31 | Soitec Silicon On Insulator | Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1535478A (zh) * | 2001-06-12 | 2004-10-06 | �Ҵ���˾ | 埋入式电路及器件的方法与结构 |
| CN1748312A (zh) * | 2003-02-19 | 2006-03-15 | 信越半导体股份有限公司 | Soi晶片的制造方法及soi晶片 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3522482B2 (ja) * | 1997-02-24 | 2004-04-26 | 三菱住友シリコン株式会社 | Ｓｏｉ基板の製造方法 |
| US6534380B1 (en) * | 1997-07-18 | 2003-03-18 | Denso Corporation | Semiconductor substrate and method of manufacturing the same |
| JP3324469B2 (ja) * | 1997-09-26 | 2002-09-17 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP4273540B2 (ja) * | 1998-07-21 | 2009-06-03 | 株式会社Ｓｕｍｃｏ | 貼り合わせ半導体基板及びその製造方法 |
| JP2004031715A (ja) * | 2002-06-27 | 2004-01-29 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
| JP4407127B2 (ja) * | 2003-01-10 | 2010-02-03 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法 |
| JP4509488B2 (ja) * | 2003-04-02 | 2010-07-21 | 株式会社Ｓｕｍｃｏ | 貼り合わせ基板の製造方法 |
| JP4830290B2 (ja) * | 2004-11-30 | 2011-12-07 | 信越半導体株式会社 | 直接接合ウェーハの製造方法 |
| US8138061B2 (en) | 2005-01-07 | 2012-03-20 | International Business Machines Corporation | Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide |
| JP5493345B2 (ja) * | 2008-12-11 | 2014-05-14 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
-
2008
- 2008-12-11 JP JP2008315930A patent/JP5493345B2/ja active Active
-
2009
- 2009-11-11 WO PCT/JP2009/006007 patent/WO2010067516A1/ja active Application Filing
- 2009-11-11 KR KR1020117012680A patent/KR101543748B1/ko active IP Right Grant
- 2009-11-11 EP EP09831624.3A patent/EP2357659B1/en active Active
- 2009-11-11 US US13/129,538 patent/US8202787B2/en active Active
- 2009-11-11 CN CN2009801492636A patent/CN102246264B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1535478A (zh) * | 2001-06-12 | 2004-10-06 | �Ҵ���˾ | 埋入式电路及器件的方法与结构 |
| CN1748312A (zh) * | 2003-02-19 | 2006-03-15 | 信越半导体股份有限公司 | Soi晶片的制造方法及soi晶片 |
Non-Patent Citations (3)
| Title |
|---|
| JP特开2004-221198A 2004.08.05 |
| JP特开2006-156770A 2006.06.15 |
| JP特开平10-242154A 1998.09.11 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2357659A4 (en) | 2012-04-25 |
| CN102246264A (zh) | 2011-11-16 |
| JP5493345B2 (ja) | 2014-05-14 |
| KR101543748B1 (ko) | 2015-08-11 |
| US8202787B2 (en) | 2012-06-19 |
| JP2010141127A (ja) | 2010-06-24 |
| EP2357659A1 (en) | 2011-08-17 |
| EP2357659B1 (en) | 2013-09-04 |
| KR20110091743A (ko) | 2011-08-12 |
| US20110223740A1 (en) | 2011-09-15 |
| WO2010067516A1 (ja) | 2010-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102246264B (zh) | Soi晶片的制造方法 | |
| CN100419960C (zh) | Soi晶片的制造方法 | |
| EP2151851B1 (en) | Method for forming silicon oxide film of soi wafer | |
| CN101241835B (zh) | 贴合晶片的制造方法 | |
| TW200830368A (en) | Method of manufacturing a semiconductor heterostructure | |
| EP1450395A3 (en) | High temperature interface layer growth for high-K gate dielectric | |
| CN101371334B (zh) | Soi晶片的制造方法及soi晶片 | |
| JP2007194336A (ja) | 半導体ウェーハの製造方法 | |
| WO2005124865A1 (ja) | 貼り合わせウェーハの製造方法 | |
| KR102173455B1 (ko) | 접합 soi웨이퍼의 제조방법 | |
| CN107112204A (zh) | 贴合式soi晶圆的制造方法 | |
| TW201721710A (zh) | 貼合式soi晶圓的製造方法 | |
| KR20090108689A (ko) | 화합물 물질 웨이퍼들 및 상응하는 화합물 물질 웨이퍼의 제조방법 | |
| TWI628320B (zh) | Heat treatment of single crystal germanium wafer | |
| KR20100027947A (ko) | 감소된 ｓｅｃｃｏ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법 | |
| JP2010027959A (ja) | 高抵抗ｓｉｍｏｘウェーハの製造方法 | |
| TW201743367A (zh) | 貼合式晶圓的製造方法 | |
| CN105264641A (zh) | 贴合晶圆的制造方法 | |
| JP2004363199A (ja) | 半導体基板の製造方法 | |
| JP2010199609A (ja) | 歪シリコンｓｏｉ基板の製造方法 | |
| TWI611568B (zh) | 絕緣體上矽晶圓的製造方法 | |
| TWI698912B (zh) | 磊晶基板及其製造方法 | |
| JP4370647B2 (ja) | Ｓｉｍｏｘ基板及びその製造方法 | |
| CN116564802A (zh) | 一种异质结构及其制备方法 | |
| JP2008244261A (ja) | Ｓｏｉ基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |