CN105264641A - 贴合晶圆的制造方法 - Google Patents

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Abstract

本发明是一种贴合晶圆的制造方法,具有对剥离构成贴合晶圆的接合晶圆后的贴合晶圆,在含氢气氛下进行RTA处理后,进行牺牲氧化处理来减薄所述薄膜的工序,并且,在将所述RTA处理的保持开始温度设为比1150℃高的温度且将所述RTA处理的保持结束温度设为1150℃以下的条件下,进行所述RTA处理。由此,提供一种贴合晶圆的制造方法,其组合RTA处理与牺牲氧化处理,在进行贴合晶圆的薄膜表面的平坦化和薄膜减薄化时,能够抑制BMD密度增加且能够使薄膜表面充分平坦化。

Description

贴合晶圆的制造方法
技术领域
本发明涉及一种基于离子注入剥离法而实施的贴合晶圆的制造方法。
背景技术
作为SOI(SiliconOnInsulator,绝缘体上硅)晶圆的制造方法,特别是使尖端集成电路的高性能化成为可能的薄膜SOI晶圆的制造方法,将已离子注入过的晶圆在接合后剥离以制造SOI晶圆的方法(离子注入剥离法,也称为智能剥离法(SmartCut,注册商标)的技术)备受瞩目。
该离子注入剥离法是在二片硅晶圆中的至少一片上形成氧化膜(绝缘膜),并且从其中一片的硅晶圆(接合晶圆)的顶面注入氢离子或稀有气体离子等气体离子,而在该晶圆内部形成微小气泡层(封入层)后,使已注入该离子的硅晶圆的面隔着氧化膜与另一片硅晶圆(基底晶圆)密接,然后施加热处理(剥离热处理),以微小气泡层作为劈开面而将其中一片的晶圆(接合晶圆)剥离为薄膜状,进一步施加热处理(结合热处理),并牢固地结合从而做成SOI晶圆的技术(参照专利文献1等)。在该阶段中,劈开面(剥离面)成为SOI层的表面,且较容易得到SOI膜的厚度薄且均匀性高的SOI晶圆。另外,在该离子注入剥离法中,也可以不经由绝缘膜而直接贴合接合晶圆与基底晶圆来制造贴合晶圆。
但是,在剥离后的SOI晶圆表面会存在由于离子注入所造成的损伤层,此外,表面粗糙度会变得比通常的硅晶圆的镜面大。因此,在离子注入剥离法中,需要去除这样的损伤层和表面粗糙度。
以往,为了去除该损伤层等,在结合热处理后的最终工序中,会进行被称为接触抛光(タッチポリッシュ)的研磨裕度极少的镜面研磨(切削裕度:100nm左右)。然而,若对SOI层进行包含机械加工要素的研磨,则由于研磨的切削裕度并不均匀,因此会发生通过氢离子等的注入与剥离而完成的SOI层的膜厚均匀性恶化这样的问题。
作为解决这种问题点的方法,进行高温热处理来取代上述的接触抛光,从而可以进行用于改善表面粗糙度的平坦化处理。
例如,在专利文献2中,提出了一种技术,该技术是在剥离热处理后(或结合热处理后),不研磨SOI层的表面而施加在含氢还原性气氛下的热处理(急速加热和急速冷却热处理(RTA处理,RapidThermalAnnealing))。进而,在专利文献3的权利要求2等中,提出了一种技术,该技术是在剥离热处理后(或结合热处理后),通过在氧化性气氛下的热处理而在SOI层形成氧化膜之后,去除该氧化膜(牺牲氧化处理),接着施加还原性气氛的热处理(急速加热/急速冷却热处理(RTA处理))。
此外,在专利文献4中,为了避免在将剥离面直接氧化时容易发生的OSF(oxidationinducedstackingfaults,氧化诱导迭差),通过在惰性气体、氢气或这些气体的混合气体气氛下的平坦化热处理之后,进行牺牲氧化处理,由此同时实现剥离面平坦化与避免OSF。
在专利文献5中公开了一种技术,该技术是在氧化性气氛下进行用于提高剥离后的贴合晶圆的结合强度的结合热处理时,为了切实地避免容易在剥离面发生的OSF,作为结合热处理,以未满950℃的温度进行氧化热处理后,在包含5%以下的氧的惰性气体气氛,以1000℃以上的温度进行热处理。
进而,在专利文献6中公开了一种贴合晶圆的制造方法,其目的在于,当组合RTA处理与牺牲氧化处理来进行贴合晶圆的薄膜表面平坦化与薄膜减薄时,能够抑制BMD(BulkMicroDefect,体积微缺陷)密度增加且可使薄膜表面充分地平坦化,该贴合晶圆的制造方法为,对剥离接合晶圆后的贴合晶圆在含氢气氛下进行第一RTA处理后,进行牺牲氧化处理以将薄膜减薄,然后,在含氢气氛下,以高于第一RTA处理的温度进行第二RTA处理。
现有技术文献
专利文献
专利文献1:日本专利公开平成5-211128号公报
专利文献2:日本专利公开平成11-307472号公报
专利文献3:日本专利公开2000-124092号公报
专利文献4:国际公开第WO2003/009386号/小册子
专利文献5:日本专利公开2010-98167号公报
专利文献6:日本专利公开2012-222294号公报
发明内容
(一)要解决的技术问题
根据上述文献,已知一种技术,该技术在通过离子注入剥离法来制作SOI晶圆等贴合晶圆的情况下,为了使刚剥离后的薄膜表面(剥离面,在SOI晶圆中为SOI层的表面)平坦化和去除由于离子注入所造成的损伤层,在含氢还原性气氛下施加高温的RTA处理,并在该RTA处理前后进行牺牲氧化处理。
然而,得知了若通过组合RTA处理与牺牲氧化处理来进行薄膜表面平坦化与薄膜减薄化(去除损伤与调整膜厚),则会有基底晶圆中的氧析出物(BMD,BulkMicroDefect,(体积微缺陷))密度增大的情况。一般而言,已知由于BMD会因为RTA处理而溶解,因此BMD密度会减少。但是,得知了如下现象:即使通过RTA处理来使大尺寸的BMD暂时减少,小尺寸的BMD核仍会高密度地重新产生,而该核会因其后的牺牲氧化处理而成长为大尺寸的BMD,其结果是,BMD密度反而会增大。进而,得知了存在使RTA处理的温度越高温,则由于后续的氧化热处理所造成的BMD密度就会进一步增大的关系。
在BMD密度高的情况下,已知会发生贴合晶圆(例如SOI晶圆)受到组件制程的热处理而大幅变形,在光微影工序中图案会偏移而变得不良这样的问题,特别是针对贴合晶圆,其供给高性能尖端集成电路的制造,且该制造需要微细的光微影时,抑制BMD密度的增加被认为是重要的质量项目。
本发明是鉴于上述这样的问题而完成的,其目的在于,提供一种贴合晶圆的制造方法,其组合RTA处理与牺牲氧化处理,在进行贴合晶圆的薄膜表面的平坦化与薄膜减薄化时,能够抑制BMD密度增加且能够使薄膜表面充分平坦化。
(二)技术方案
为了实现上述目的,本发明提供一种贴合晶圆的制造方法,其从接合晶圆的表面离子注入氢离子、稀有气体离子中的至少一种的气体离子来形成离子注入层,将所述接合晶圆的已离子注入过的表面与基底晶圆的表面直接或隔着绝缘膜贴合后,以所述离子注入层为界使接合晶圆剥离,由此来制作在所述基底晶圆上具有薄膜的贴合晶圆,该贴合晶圆的制造方法的特征在于,具有对剥离所述接合晶圆后的贴合晶圆,在含氢气氛下进行RTA处理后,进行牺牲氧化处理来减薄所述薄膜的工序,并且,在将所述RTA处理的保持开始温度设为比1150℃高的温度且将所述RTA处理的保持结束温度设为1150℃以下的条件下,进行所述RTA处理。
若设为这样的保持开始温度及保持结束温度,则能够使薄膜表面充分平坦化。并且,通过将保持结束温度设为上述温度,能够充分抑制贴合晶圆中的小尺寸的新BMD核的形成。其结果是,即使在RTA处理后进行牺牲氧化处理来进行薄膜减薄,也能够抑制BMD密度的增加。
此外,优选地,在由所述保持开始温度至保持结束温度为止的保持时间中,伴随有温度下降但不伴随有温度上升。
通过这样地调整保持时间中的温度,即使在RTA处理的最初阶段将温度设为可充分进行薄膜表面平坦化的高温,也能够在RTA处理的最后阶段中更切实地设为1150℃以下,也能够缩短处理时间。
此外,优选地,将所述保持开始温度设为1175℃以上1250℃以下,且将所述保持结束温度设为1100℃以上1150℃以下。
若为保持这样的开始温度及保持结束温度,则能够进一步使薄膜表面平坦化。并且,通过将保持结束温度设为上述范围,能够充分抑制小尺寸的新BMD核的形成。
(三)有益效果
根据本发明的贴合晶圆的制造方法,通过进行保持温度在最初为高温且在最后为低温的RTA处理,之后进行牺牲氧化处理,能够制造一种表面粗糙度小且BMD密度低的贴合晶圆。若为这种BMD密度小的贴合晶圆,则即使受到组件制程的热处理,贴合晶圆也不会大幅变形,而难以发生在光微影工序中图案成为偏移的不良这样的问题。
附图说明
图1是表示在制造实施例1的贴合晶圆时的RTA处理温度曲线的图表。
图2是表示在制造实施例2的贴合晶圆时的RTA处理温度曲线的图表。
图3是表示在制造实施例3的贴合晶圆时的RTA处理温度曲线的图表。
图4是表示在制造实施例4的贴合晶圆时的RTA处理温度曲线的图表。
图5是表示在制造比较例1的贴合晶圆时的RTA处理温度曲线的图表。
图6是表示在制造比较例2的贴合晶圆时的RTA处理温度曲线的图表。
图7是表示本发明的贴合晶圆的制造方法的实施方式一例的流程图。
具体实施方式
下面,对本发明的贴合晶圆的制造方法,作为实施方式的一例,参照附图来详细说明,但本发明并不限定于该实施方式。
本发明的贴合晶圆的制造方法在以下是以制造SOI晶圆的方式为中心来说明,但本发明的方法也可适用于不形成绝缘膜而直接将两片晶圆贴合的直接贴合晶圆的制造。
图7是本发明的贴合晶圆的制造方法的流程图。
首先,如图7的工序(a)所示,准备接合晶圆10和成为支持基板的基底晶圆11。接合晶圆10及基底晶圆11可为镜面研磨后的单晶硅晶圆。
此时,在工序(a)中,作为基底晶圆11,其成为贴合晶圆的支持基板,会有为了在之后的热处理中使其可发挥耐滑动差排特性而选择相对较高氧浓度的基板的情况。此外,以通过吸杂(ゲッタリング)来降低来自组件活性层的杂质的影响为目的,作为基底晶圆11,会有选择氧浓度、氮浓度或硼浓度高的基板的情况。这样,根据用于贴合晶圆的基板种类的不同,会有以下情况,即潜在地选择到容易进一步增加贴合晶圆的BMD密度的状况,但若为本发明,即便使用这些基板,也能够有效地抑制BMD密度的增加。
接着,如图7的工序(b)所示,例如通过热氧化或CVD(ChemicalVaporDeposition,化学气相沉积)氧化等来形成会成为埋入于接合晶圆10中的氧化膜的氧化膜12。可形成氮化膜或氮氧化膜等公知绝缘膜来取代氧化膜。该氧化膜(绝缘膜)12可以仅形成于基底晶圆11上,也可以形成于两片晶圆上,此外,在制造直接贴合晶圆时也可以不形成。
接着,如图7的工序(c)所示,从接合晶圆10的表面离子注入氢离子、稀有气体离子中的至少一种的气体离子来形成离子注入层13。例如,从已形成于接合晶圆10的表面上的氧化膜12的表面,通过离子注入机,注入氢离子及稀有气体离子中的至少一种的气体离子,而在接合晶圆10的内部形成离子注入层13。在该工序(c)中,能以可得到目标厚度的薄膜的方式来选择离子注入的加速电压。
接着,如图7的工序(d)所示,将接合晶圆10的已离子注入的表面与基底晶圆11的表面直接或隔着绝缘膜12贴合。另外,在贴合前,为了去除附着在晶圆表面上的微粒和有机物等,也可在贴合二片晶圆前进行清洗,此外,为了提高贴合界面的结合强度,也可对晶圆表面实施电浆处理。
接着,如图7的工序(e)所示,以离子注入层13为界来剥离接合晶圆10。由此,制作一种在基底晶圆11上具有薄膜16的贴合晶圆15。在该工序(e)中,实施热处理,该热处理包含以下的热处理,即例如在惰性气体气氛下,并在350℃~500℃的温度下保持贴合晶圆,而在离子注入层13产生微小气泡层。然后,以离子注入层(微小气泡层)13作为界面来剥离接合晶圆10,而得到一种贴合晶圆15,该贴合晶圆15在基底晶圆11上具有埋入氧化膜(埋入绝缘膜)14与薄膜16。
在工序(a)~(e)后,如图7的工序(f)所示,对已剥离接合晶圆10后的贴合晶圆15在含氢气氛下进行RTA处理,使薄膜16的剥离面平坦化。将该RTA处理的保持开始温度设为比1150℃高的温度,并将RTA处理的保持结束温度设为1150℃以下。该RTA处理可使用灯具加热式的单片式热处理炉,此外,也可进一步使用可进行至磊晶成长的所谓的磊晶成长炉。
若设为这样的保持开始温度及保持结束温度,则能够提高高温保持中的平均温度,而能够使薄膜表面充分地平坦化。并且,通过使保持结束温度降低至上述温度,能够充分地抑制贴合晶圆中的小尺寸的新BMD核的形成。
一般认为BMD会通过RTA处理暂时溶解而减少,但反而会高密度地形成较小尺寸的BMD核。然而,通过本发明的贴合晶圆的制造方法中的RTA处理,如上所述,能够充分地抑制小尺寸的新BMD核的形成。
本发明中的保持开始温度、保持结束温度,是在急速升温(10℃/秒以上(一般为50℃/秒以下))、高温保持、急速降温(10℃/秒以上(一般为50℃/秒以下))的RTA处理中,介于急速升温与急速降温之间的高温保持时间的最初与最后的温度。
本发明中的保持开始温度是急速升温结束的点的温度。即,在RTA处理中是通过急速升温来升温至保持温度,而本发明中的保持开始温度是该升温速度急剧低下的点的温度。特别是,自高温保持开始温度,温度会成为一定或降低。
本发明中的保持结束温度是急速降温开始的点且为降温速度急剧加速的点的温度。例如温度成为1150℃以下时,可将降温速度急剧加速,例如降温速度成为10℃/秒以上的点定为保持结束温度。
此外,在从保持开始温度至保持结束温度的保持时间中,优选将RTA处理设为伴随有温度下降但不伴随有温度上升。通过如此调整保持时间中的温度,在RTA处理的最初阶段,即便将温度设为可充分地使薄膜表面平坦化的高温,但在RTA处理的最后阶段,能够更切实地将温度设为1150℃以下。此外,也可以缩短高温保持时间。高温保持时间中的温度降温并不特别限定,例如,可以如图1~图4这样的模式来进行,也可以一定速度降温,还可在保持开始温度维持一定时间后降温。降温速度例如可设为0.1~5℃/秒。
此外,优选地,将RTA处理中的保持开始温度设为1175℃以上1250℃以下,并将保持结束温度设为1100℃以上1150℃以下。为了进一步提高RTA处理的表面粗糙度的改善效果,希望保持开始温度尽可能为高温,例如1200℃以上。
若为这样的保持开始温度及保持结束温度,可提高高温保持中的平均温度,而能够进一步使薄膜表面平坦化。并且,通过将保持结束温度设在上述范围内,能够充分地抑制小尺寸的新BMD核的形成。
进行工序(f)的RTA处理后,如图7的工序(g)所示,进行牺牲氧化处理以将薄膜16减薄。例如,通过使用批次式纵型炉的氧化热处理,将薄膜16的表面热氧化以形成氧化膜,并通过含有氢氟酸(HF)的水溶液等来去除该氧化膜,以将薄膜16减薄。
进行上述牺牲氧化处理时,对应想要调整的膜厚来选择氧化膜厚。但是,为了切实避免容易发生在剥离面的OSF,作为提高接合晶圆10与基底晶圆11的结合力的结合热处理,会有在以未满950℃的温度进行氧化热处理后,在含有氧5%以下的惰性气体气氛下,以1000℃以上的温度来进行热处理,然后将所成长的氧化膜去除的情况。
上述工序(f)的RTA处理及工序(g)的牺牲氧化处理重复多次。在以往的条件中,每当重复RTA处理及牺牲氧化处理时,在RTA处理中BMD会被消除,另一方面却会生成小尺寸的BMD核,而在牺牲氧化中BMD的尺寸会成长。但是,在本发明的RTA处理中,如上所述,由于能够充分地抑制小尺寸的新BMD核的形成,而能够抑制由于牺牲氧化处理所造成的BMD密度的增加。
这样,在本发明中,对剥离接合晶圆后的贴合晶圆,在含氢气氛下进行RTA处理时,能利用具有下述温度保持曲线的热处理方法来进行RTA处理,该温度保持曲线是在处理的最初阶段中上升至可充分使表面平坦化的高温来实施薄膜表面的平坦化后,在处理的最后阶段中降低温度至几乎不发生小尺寸的新BMD核的形成的上限温度以下。由于在RTA处理中几乎没有形成新BMD核,因此即使在RTA处理后通过牺牲氧化处理来将薄膜16减薄,也能够抑制BMD密度的增加。
实施例
下面,示出实施例及比较例来进一步具体说明本发明,但本发明并不限于这些例子。
(实施例1)
准备不具有COP(CrystalOriginatedParticle,结晶起因的微粒)的单晶硅晶圆(直径300mm,晶向<100>)来作为接合晶圆。在该接合晶圆上成长190nm的氧化膜后,利用离子注入机,以50keV的加速能量来注入5×1016atoms/cm2的H+离子而形成离子注入层。
准备氧浓度22.4ppma(ASTM’79)的单晶硅晶圆(不具有氧化膜,直径300mm,晶向<100>)来作为基底晶圆,并以接合晶圆的注入面作为接合面来密接于基底晶圆。然后,利用批次式横型热处理炉,对该密接的晶圆实施进料温度200℃、最高温度500℃的热处理,使接合晶圆从离子注入层剥离,而在基底晶圆上形成SOI层。
通过单片式RTA装置,在氢50%、氩50%的混合气体气氛下,将介于急速升温(30℃/秒)和急速降温(30℃/秒)之间的温度保持时间的工序的保持开始时的温度设为1175℃,并在保持时间的30秒间单调地减少温度,且使保持结束时的温度为1150℃,由此来对该SOI层表面实施RTA处理。此时的热处理温度曲线为图1。然后,利用批次式纵型热处理炉,进行900℃的高热氧化及1050℃的含有1%氧的Ar(氩)气体热处理,而在SOI表面(SOI层的表面)实施氧化膜成长。然后,利用HF(氢氟酸)清洗来去除氧化膜,以将SOI膜厚调整为90nm。
通过红外线断层扫描装置,对该SOI晶圆测量存在于自基底晶圆的背面至200μm为止的深度区域的BMD密度,结果得到1.1×107数目/cm3的密度。进而,在AFM(AtomicForceMicroscope,原子力显微镜)中,以30μm见方的区域,将该晶圆的表面粗糙度进行测量时,RMS(RootMeanSquare,均方根)值为0.38nm。
(实施例2)
利用与实施例1相同条件,将接合晶圆从离子注入层剥离,而在基底晶圆上形成SOI层。通过单片式RTA装置,在氢50%、氩50%的混合气体的气氛下,将介于急速升温(30℃/秒)和急速降温(30℃/秒)之间的温度保持时间的工序的保持开始时的温度设为1175℃,并在保持时间开始10秒间维持为1175℃,且在从10秒后的20秒间单调地减少温度,并使保持结束时的温度设为1150℃,由此来对该SOI层表面实施RTA处理。此时的热处理温度曲线为图2。之后,利用批次式纵型热处理炉,进行900℃的高热氧化及1050℃的含有1%氧的Ar气体热处理,而在SOI表面实施氧化膜成长。然后,利用HF清洗来去除氧化膜,以将SOI膜厚调整为90nm。
通过红外线断层扫描装置,对该SOI晶圆测量存在于自基底晶圆的背面至200μm为止的深度区域的BMD密度,结果得到1.2×107数目/cm3的密度。进而,在AFM中,以30μm见方的区域,将该晶圆的表面粗糙度进行测量时,RMS值为0.36nm。
(实施例3)
利用与实施例1相同条件,将接合晶圆从离子注入层剥离,而在基底晶圆上形成SOI层。通过单片式RTA装置,在氢50%、氩50%的混合气体的气氛下,将介于急速升温(30℃/秒)和急速降温(30℃/秒)之间的温度保持时间的工序的保持开始时的温度设为1200℃,并在保持时间的30秒间单调地减少温度,且使保持结束时的温度为1100℃,由此来对该SOI层表面实施RTA处理。此时的热处理温度曲线为图3。然后,利用批次式纵型热处理炉,进行900℃的高热氧化及1050℃的含有1%氧的Ar气体热处理,而在SOI表面实施氧化膜成然后,利用HF清洗来去除氧化膜,以将SOI膜厚调整为90nm。
通过红外线断层扫描装置,对该SOI晶圆测量存在于自基底晶圆背面至200μm为止的深度区域的BMD密度,结果得到9.0×106数目/cm3的密度。进而,在AFM中,以30μm见方的区域,对该晶圆的表面粗糙度进行测量时,RMS值为0.35nm。
(实施例4)
利用与实施例1相同条件,将接合晶圆从离子注入层剥离,而在基底晶圆上形成SOI层。通过单片式RTA装置,在氢50%、氩50%的混合气体的气氛下,将介于急速升温(30℃/秒)和急速降温(30℃/秒)之间的温度保持时间的工序的保持开始时的温度设为1160℃,并在保持时间的30秒间单调地减少温度,且使保持结束时的温度为1100℃,由此来对该SOI层表面实施RTA处理。此时的热处理温度曲线为图4。然后,利用批次式纵型热处理炉,进行900℃的高热氧化及1050℃的含有1%氧的Ar气体热处理,而在SOI表面实施氧化膜成长。然后,利用HF清洗来去除氧化膜,将SOI膜厚调整为90nm。
通过红外线断层扫描装置,对该SOI晶圆测量存在于自基底晶圆的背面至200μm为止的深度区域的BMD密度,结果得到8.0×106数目/cm3的密度。进而,在AFM中,以30μm见方的区域,对该晶圆的表面粗糙度进行测量时,RMS值为0.42nm。
(比较例1)
利用与实施例1相同条件,将接合晶圆从离子注入层剥离,而在基底晶圆上形成SOI层。通过单片式RTA装置,在氢50%、氩50%的混合气体的气氛下,将介于急速升温(30℃/秒)和急速降温(30℃/秒)之间的温度保持时间的工序的保持开始的温度设为1175℃,并在保持时间的30秒间维持温度不变,且使保持结束时的温度仍为1175℃,由此来对该SOI层表面实施RTA处理。此时的热处理温度曲线为图5。其后,利用批次式纵型热处理炉,进行900℃的高热氧化及1050℃的含有1%氧的Ar气体热处理,而在SOI表面实施氧化膜成长。然后,利用HF清洗来去除氧化膜,以将SOI膜厚调整为90nm。
通过红外线断层扫描装置,对该SOI晶圆测量存在于自基底晶圆的背面至200μm为止的深度区域的BMD密度时,得到3.0×107数目/cm3的密度。进而,在AFM中,以30μm见方的区域,对该晶圆的表面粗糙度进行测量时,RMS值为0.37nm。
(比较例2)
利用与实施例1相同条件,将接合晶圆从离子注入层剥离,而在基底晶圆上形成SOI层。通过单片式RTA装置,在氢50%、氩50%的混合气体气氛下,将介于急速升温(30℃/秒)和急速降温(30℃/秒)之间的温度保持时间的工序的保持开始的温度设为1100℃,并在保持时间的30秒间维持温度不变,且使保持结束时的温度仍为1100℃,由此来对该SOI层表面实施RTA处理。此时的热处理温度曲线为图6。然后,利用批次式纵型热处理炉,进行900℃的高热氧化及1050℃的含有1%氧的Ar气体热处理,而在SOI表面实施氧化膜成长。然后,利用HF清洗来去除氧化膜,以将SOI膜厚调整为90nm。
通过红外线断层扫描装置,对该SOI晶圆测量存在于自基底晶圆的背面至200μm为止的深度区域的BMD密度时,得到8.0×106数目/cm3的密度。进而,在AFM中,以30μm见方的区域,将该晶圆的表面粗糙度进行测量时,RMS值为0.55nm。
将实施例1~实施例4、比较例1及比较例2的条件及结果总结于表1中。
(表1)
如表1所示,表面粗糙度被认为主要依赖于高温保持时的平均温度,BMD密度则被认为主要依赖于高温保持结束的温度。若比较实施例1、2与比较例1,虽然就表面粗糙度而言并没有大的差异,但保持结束温度低的实施例1、2的BMD密度,相较于比较例1,可降低1/3程度。
此外,通过如实施例3这样使保持结束温度进一步低温化,可进一步减低BMD密度,同时,即使将保持结束温度低温化,但通过提高保持开始温度以使高温保持时的平均温度提高,能够防止表面粗糙度恶化。
在实施例4中,通过将保持结束温度低至1100℃以减低BMD密度,且将保持开始温度稍微降低但比1150℃高,由此,相较于保持在1100℃的一定温度的比较例2,能够防止表面粗糙度恶化。
另外,本发明并不限于上述实施方式。上述实施方式为例示,任何与本发明的权利要求书所记载的技术思想具有实质相同的结构并达到同样的作用效果者,均包含在本发明的技术范围内。

Claims (3)

1.一种贴合晶圆的制造方法,其从接合晶圆的表面离子注入氢离子、稀有气体离子中的至少一种的气体离子来形成离子注入层,将所述接合晶圆的已离子注入的表面与基底晶圆的表面直接或隔着绝缘膜贴合后,以所述离子注入层为界使接合晶圆剥离,由此来制作在所述基底晶圆上具有薄膜的贴合晶圆,该贴合晶圆的制造方法的特征在于,
具有对剥离所述接合晶圆后的贴合晶圆,在含氢气氛下进行RTA处理后,进行牺牲氧化处理来减薄所述薄膜的工序,
并且,在将所述RTA处理的保持开始温度设为比1150℃高的温度且将所述RTA处理的保持结束温度设为1150℃以下的条件下,进行所述RTA处理。
2.根据权利要求1所述的贴合晶圆的制造方法,其特征在于,在由所述保持开始温度至所述保持结束温度为止的保持时间中,伴随有温度下降但不伴随有温度上升。
3.根据权利要求1或权利要求2所述的贴合晶圆的制造方法,其特征在于,将所述保持开始温度设为1175℃以上1250℃以下,且将所述保持结束温度设为1100℃以上1150℃以下。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3046877B1 (fr) * 2016-01-14 2018-01-19 Soitec Procede de lissage de la surface d'une structure
US10985204B2 (en) * 2016-02-16 2021-04-20 G-Ray Switzerland Sa Structures, systems and methods for electrical charge transport across bonded interfaces
US20220048762A1 (en) * 2020-08-14 2022-02-17 Beijing Voyager Technology Co., Ltd. Void reduction on wafer bonding interface

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830077A (zh) * 2003-07-29 2006-09-06 S.O.I.Tec绝缘体上硅技术公司 通过共同注入和热退火获得质量改进的薄层的方法
US20100052092A1 (en) * 2008-09-03 2010-03-04 Luciana Capello Method for fabricating a semiconductor on insulator substrate with reduced secco defect density
CN101765901A (zh) * 2007-07-27 2010-06-30 信越半导体股份有限公司 贴合晶片的制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01307472A (ja) 1988-06-03 1989-12-12 Matsushita Electric Ind Co Ltd 押出コーティング装置
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
JPH11307472A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
FR2827423B1 (fr) * 2001-07-16 2005-05-20 Soitec Silicon On Insulator Procede d'amelioration d'etat de surface
US6884696B2 (en) 2001-07-17 2005-04-26 Shin-Etsu Handotai Co., Ltd. Method for producing bonding wafer
KR20060030911A (ko) 2003-07-29 2006-04-11 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 공동-임플란트 및 열적 아닐링에 의한 개선된 품질의 박층제조방법
FR2912258B1 (fr) 2007-02-01 2009-05-08 Soitec Silicon On Insulator "procede de fabrication d'un substrat du type silicium sur isolant"
JP5276863B2 (ja) * 2008-03-21 2013-08-28 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
TWI483350B (zh) * 2008-03-21 2015-05-01 Shinetsu Chemical Co SOI wafer manufacturing method and glass cleaning method
KR101541940B1 (ko) 2008-04-01 2015-08-04 신에쓰 가가꾸 고교 가부시끼가이샤 Soi 기판의 제조 방법
JP4666189B2 (ja) 2008-08-28 2011-04-06 信越半導体株式会社 Soiウェーハの製造方法
JP2010098167A (ja) 2008-10-17 2010-04-30 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
FR2943458B1 (fr) 2009-03-18 2011-06-10 Soitec Silicon On Insulator Procede de finition d'un substrat de type "silicium sur isolant" soi
US8043938B2 (en) * 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないsos基板
JP5703920B2 (ja) * 2011-04-13 2015-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせsoiウェーハの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830077A (zh) * 2003-07-29 2006-09-06 S.O.I.Tec绝缘体上硅技术公司 通过共同注入和热退火获得质量改进的薄层的方法
CN101765901A (zh) * 2007-07-27 2010-06-30 信越半导体股份有限公司 贴合晶片的制造方法
US20100052092A1 (en) * 2008-09-03 2010-03-04 Luciana Capello Method for fabricating a semiconductor on insulator substrate with reduced secco defect density

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Publication number Publication date
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