KR101071509B1 - 접합 웨이퍼 제조 방법 - Google Patents

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Abstract

접합 웨이퍼 제조 방법에서, 활성층용 웨이퍼 및 지지층용 웨이퍼는 접합된 후에, 활성층용 웨이퍼는 박막화된다. 산소 이온을 활성층용 웨이퍼에 주입할 때에, 활성층용 웨이퍼의 온도를 200℃ 이하로 유지한 상태에서, 산소 이온은 5×1015 내지 5×1016 atoms/cm2의 도즈 양의 조건하에서 주입된다. 이에 따라, 박막화 후 막두께 균일성이 우수하고, 표면 거칠기가 현저하게 개선된 접합 웨이퍼가 얻어질 수 있다.

Description

접합 웨이퍼 제조 방법 {METHOD FOR PRODUCING A BONDED WAFER}
본 발명은 특히 산소 이온 주입층에 기인한 표면 거칠기의 악화 및 결정 결함의 발생을 효과적으로 방지하는 것을 목적으로 하는 접합 웨이퍼를 제조하는 방법에 관한 것이다.
일반적인 접합 웨이퍼의 제조 방법으로서, 산화막(절연막)이 제공된 하나의 실리콘 웨이퍼를 다른 실리콘 웨이퍼에 접합하고, 상기 접합 웨이퍼 중 하나를 연삭/연마하여 SOI층을 형성시키는 방법(연삭 및 연마법); 산소 이온을 실리콘 웨이퍼의 내측에 주입한 후에 고온에서 어닐링(annealing)을 수행하여 실리콘 웨이퍼의 내측에 매립된 산화막(buried oxide film)을 형성시키고, 이에 의해 산화막의 상부를 SOI층이 되게 하는 방법(SIMOX); 수소 이온 등을 SOI층측면에 상응하는 실리콘 웨이퍼(활성층용 웨이퍼)의 표층부에 주입하여 이온 주입층을 형성시키고 여기에 지지 기판용 실리콘 웨이퍼를 접합한 후에 열처리를 통해 이온 주입층을 박리시켜 SOI층을 형성시키는 방법(스마트 컷트법(Smart Cut method)) 등이 알려져 있다.
그러나, 상기한 방법들 중에서, 연삭 및 연마법은 활성층의 두께 균일성이 떨어지는 문제점이 있다(± 30% 이상). 또한, 산소 이온 주입을 이용한 방법(SIMOX)에서는, 사이에 절연층이 끼워진 결정 방위가 다른 SOI 구조를 형성시키는 것이 불가능하다는 문제점이 있다.
상술한 문제들을 해결하기 위하여, 본 발명자들은 산소 이온 주입법과 연삭 및 연마법을 조합시킨 방법, 즉
"표면에 절연막을 가지거나 가지지 않는 활성층용 웨이퍼를 지지층용 웨이퍼에 직접 접합시킨 후에 상기 활성층용 웨이퍼를 박막화시키는 접합 웨이퍼를 제조하는 방법으로서,
산소 이온을 활성층용 웨이퍼에 주입하여 활성층내에 산소 이온 주입층을 형성시키는 공정;
상기 활성층용 웨이퍼를 비산화성 분위기에서, 1100℃ 이상의 온도로 열처리를 수행하는 공정;
상기 활성층용 웨이퍼를 지지층용 웨이퍼에 접합시키는 공정;
접합 강도를 향상시키기 위해 열처리하는 공정;
접합된 웨이퍼에서 상기 활성층용 웨이퍼의 일부를 상기 산소 이온 주입층을 제외하고 연삭하는 공정;
상기 활성층용 웨이퍼를 추가로 연마하거나 에칭시켜 상기 산소 이온 주입층을 노출시키는 공정;
상기 접합 웨이퍼를 산화시켜 상기 산소 이온 주입층의 노출면 상에 산화막을 형성시키는 공정;
상기 산화막을 제거하는 공정; 및
비산화성 분위기에서 1100℃ 이하의 온도에서 열처리하는 공정의 시계열적 결합을 포함하는 방법"을 이미 개발하였으며, 이는 특허 문헌 1에 기재되어 있다.
특허 문헌 1에 기술된 방법에 의하여, 활성층의 두께 균일성이 우수하고, 투과전자현미경(TEM)에 의한 평가로 비교적 결함이 적은 직접 접합 웨이퍼를 제공하는 것이 가능해졌다.
특허 문헌 1: JP-2006-184237
그러나, 특허 문헌 1에 기재된 기술에서는, 산소 이온 주입 조건 및 후속의 열처리 조건이 반드시 최적화되지 않으며, 이에 연마 또는 에칭의 정지층(stop layer)으로서 작용하는 산소 이온 주입층 및 최종 제품의 표면층 사이의 계면에서 불균일 상태(irregularity)가 초래된다.
실제로, 특허 문헌 1에 따르면, 150 keV의 가속 전압 및 5.0×1016 atoms/cm2의 도즈(dose)로 1회 처리함에 의해 산소 이온 주입을 수행하고 열처리를 1100℃ 이상의 온도에서 산소 이온 주입층이 연마 또는 알칼리 에칭에 의해 노출될 때까지 수행하였을 때, 얻어진 접합 웨이퍼의 표면 거칠기(RMS 값)는 RMS > 0.6 nm [10 ㎛ × 10 ㎛]가 되며, 이는 반드시 양호하다고 하기 어렵다.
이의 원인은, 주입 산소 이온이 고온에서의 열처리에 의해 실리콘과 반응되어 불연속적인 SiO2 입자를 형성시킨다는 사실에 기인하는 것으로 생각된다.
이러한 현상에 의한 표면 거칠기의 악화를 개선시키기 위하여, 산소 이온 주입 후의 열처리를 산화성 분위기에서 1300℃ 이상의 고온으로 10시간 이상 수행하여 연속적인 SiO2 층을 형성시키는 방법이 고려되었다. 그러나, 고온에서 장시간 동안 이러한 처리를 수행하기에는, 특수한 노(furnace)를 사용할 것을 필요로 할 뿐만 아니라 슬립 발생에 기인하는 수율 감소 등으로 인해 비용 증가를 피할 수 없다는 문제점이 있다.
이에 따라, 본 발명의 목적은 상기 문제점들을 유리하게 해결하기 위한 것으로서, 특수한 노를 필요로 하지 않고 수율 감소에 기인한 비용 증가 없이 표면 거칠기가 효과적으로 개선된 접합 웨이퍼를 유리하게 제조하는 방법을 제공하기 위한 것이다.
상술한 문제점들을 해결하기 위해서, 본 발명자들은 특히 이온 주입 조건 및 산소 이온 주입층에서의 연마 또는 에칭 정지 조건에 대해 여러 시험을 수행하여, 하기의 연구결과를 얻었다:
(1) 산소 이온 주입을 비교적 저온에서 수행하여 웨이퍼 표면의 부근에 다량의 산소를 함유한 Si 비정질 층을 형성시킬 때, 알칼리 에칭 정지(etching stop)는 불가능하지만 연마 정지(polishing stop)는 가능하다.
(2) 상기(1)의 저온 산소 이온 주입의 경우에, 얻어진 Si 비정질 층과 표면 Si 층 사이의 계면은 종래 주입 및 열처리에 의해 형성된 계면과 비교하여 상당히 매끄럽다.
(3) 웨이퍼가 1시간 초과의 장시간 동안 1000℃ 이상의 온도 영역에서 체류될 때, Si 비정질 층은 결정화되어 SiO2 입자로 일부 변화하고, 이에 의해 상기 계면이 쉽게 불균일하게 된다. 이러한 현상을 피하기 위하여, 1000℃ 이상의 온도 영역에서의 체류 시간은 1시간 이내로 하는 것이 유리하다.
본 발명은 상기 연구결과들을 기초로 한 것이다.
본 발명의 요지 및 구성은 아래와 같다.
1. 활성층용 웨이퍼를 지지층용 웨이퍼에 절연막을 개재시켜 또는 직접 접합시킨 후에 상기 활성층용 웨이퍼를 박막화(thinning)하여, 접합 웨이퍼를 제조하는 방법으로서,
(1) 산소 이온을 활성층용 웨이퍼에 주입하는 공정;
(2) 상기 활성층용 웨이퍼의 산소 이온 주입측의 표면을 지지층용 웨이퍼에 직접 또는 절연막을 개재시켜 접합하는 공정;
(3) 접합 강도를 향상시키기 위해 열처리하는 공정;
(4) 상기 접합 웨이퍼에서 활성층용 웨이퍼를 박막화하여 상기 산소 이온 주입층을 노출시키는 공정;
(5) 상기 노출된 산소 이온 주입층을 제거하는 공정; 및
(6) 활성층용 웨이퍼 부분의 표면을 평탄화하고/거나 박막화하는 공정을 포함하며;
산소 이온을 활성층용 웨이퍼에 주입하는 상기 공정(1)에서, 활성층용 웨이퍼의 온도를 200℃ 이하로 유지한 상태에서 5×1015 내지 5×1016 atoms/cm2의 도즈(dose)로 산소 이온을 주입함을 특징으로 하는 접합 웨이퍼를 제조하는 방법.
2. 제 1항에 있어서, 산소 이온 주입 공정 이후부터 산소 이온 주입층을 노출시키는 공정까지의 동안에 있어서, 1000℃ 이상의 온도 범위에서의 산소 이온 주입층의 누적 체류 시간이 1시간 이내임을 특징으로 하는 접합 웨이퍼를 제조하는 방법.
3. 제 1항 또는 제 2항에 있어서, 상기 접합 웨이퍼에서 각 웨이퍼의 표면 방위(surface orientation)가 (100), (110) 또는 (111) 중 어느 하나의 조합임을 특징으로 하는 접합 웨이퍼를 제조하는 방법.
도 1은 본 발명의 공정 흐름을 도시한 도면이다.
도 2는(a) 종래 조건과 (b) 본 발명의 조건하에서 산소 이온 주입후 열처리된 웨이퍼의 단면 TEM 사진이다.
도 3은 여러 이온 주입 조건하에서 제조된 접합 웨이퍼의 표면 거칠기를 도시한 도면이다.
이하, 본 발명을 구체적으로 설명한다.
우선, 본 발명에서 대상으로 하는 접합 웨이퍼용 기판 및 도 1에 도시된 공정 흐름에 따른 본 발명의 각 제조 공정에 대해서 구체적으로 설명한다.
[웨이퍼 기판]
접합 웨이퍼를 제조함에 있어서, 두 개의 실리콘 웨이퍼, 즉 활성층용 웨이퍼 및 지지층용 웨이퍼가 서로 접합된다. 본 발명은 두 개의 웨이퍼를 절연막(산화막)을 개재시켜 접합하는 경우는 물론, 이러한 웨이퍼들을 절연막 없이 직접 접합시키는 경우에도 적용할 수 있다.
접합 웨이퍼로서, 도펀트(dopant)의 종류 및 농도, 및 산소 농도 등은, 접합하기에 적합한 표면 거칠기가 양호하는 한, 한정되지 않는다. 그러나, 결함을 더욱 감소시키기 위해서 COP가 없거나 적은 웨이퍼가 바람직하다. 여기서, COP를 감소시키기 위해, CZ 인상 조건(pulling condition)을 최적화하여 COP를 감소시키는 방법, 웨이퍼를 경면 가공(mirror processing)한 후에 환원 분위기에서 1000℃ 이상의 고온으로 열처리하는 방법, 및 웨이퍼 상에 CVD 등으로 Si를 에피택셜(epitaxial) 성장시키는 방법 등이 적용될 수 있다.
(1) 산소 이온을 활성층용 웨이퍼에 주입하는 공정
본 발명에서, 산소 이온 주입시의 가속 전압은 최종 제품의 활성층의 두께에 따라 적절히 선택될 수 있고, 특별히 한정되지 않는다. 이에 따라, 이는 약 100 내지 300 keV일 수 있으며, 이는 통상적인 산소 이온 주입기의 가속 전압이다.
산소 이온 주입시의 도즈(dose)는 5×1015 내지 5×1016 atoms/cm2의 범위내로 요구된다. 산소 이온 주입시의 도즈가 5×1015 atoms/cm2 미만인 경우, 산소 원자를 함유한 Si 비정질 층이 충분히 형성되지 않고, 연마 정지가 알맞게 수행되지 않을 수 있다. 한편, 5×1016 atoms/cm2를 초과하는 경우, 표면층 전부가 비정질이 되고 표면 활성층이 단결정으로 형성되지 않는다.
또한, 이온 주입시에 기판 온도는 200℃ 이하가 될 것이 요구된다. 200℃를 초과하는 경우, 비정질 층이 충분히 형성되지 않는다. 이는 바람직하게 실온(대략 20℃) 이상 내지 100℃ 이하이다. 또한, 이러한 주입은 실온 미만에서도 수행될 수 있다. 이를 위하여, 웨이퍼를 강제적으로 냉각시키는 기능을 주입기에 부가하는 것이 필요하다.
산소 이온 주입은 여러 차례 나누어질 수 있으며, 그 사이에 세척이 수행될 수 있다.
세척 방법으로서, 입자 제거 능력에서 우수한 SC1, HF, O3 및 유기산으로의 세척이 바람직하다.
본 발명에서, 또한 산소 이온 주입 후 및 접합 전의 단계에서 1100℃ 이하의 온도로 열처리를 수행하는 것이 바람직하다.
이때에, 환원 분위기에서의 열처리는 산소 이온 주입시에 가장 바깥쪽 표면 부근에 주입된 산소를 확산시켜 산소 농도를 감소시키는데, 이는 접합 강도를 향상시키기 위한 열처리시에 가장 바깥쪽 표면 부근에 산소 침전물을 억제하는데 기여하며, 이에 따라 결함 밀도를 추가로 감소시키는 것이 가능하다. 환원 분위기로서, 적합한 Ar, H2 및 이들의 혼합 분위기가 바람직하다.
도 2(a) 및 도 2(b)에는 종래 조건과 본 발명의 조건 하에서의 산소 이온 주입 후 및 접합 전에 열처리된 웨이퍼들을 비교한 단면 TEM 사진을 나타낸 것이다.
또한, 산소 이온 주입 조건 및 열처리 조건은 각각 하기와 같다:
● 종래 조건
산소 이온 주입 처리
가속 전압: 200 keV, 도즈: 2×1017 atoms/cm2,
기판 온도: 450℃
열처리
1200℃, 2 시간
● 본 발명의 조건
산소 이온 주입 처리
가속 전압: 200 keV, 도즈: 2×1016 atoms/cm2,
기판 온도: 실온
열처리
1000℃, 1시간
이러한 도면으로부터 알 수 있는 바와 같이, 연속적인 SiO2층이 종래 조건하에서 관찰되었으며, 접합 후 표면층의 표면에 해당하는 이온 주입층과 표면층 사이의 계면에서 불균일한 상태의 발생을 피할 수 없다.
이에 반하여, 명확한 SiO2 층이 본 발명의 조건하에서 관찰되지 않았으며, 이온 주입층과 표면층 사이의 계면은 매끄러웠다.
(2) 활성층용 웨이퍼를 지지층용 웨이퍼에 접합하는 공정
다음으로, 활성층용 웨이퍼 및 지지층용 웨이퍼는 서로 접합된다. 이러한 접합에서, 두 개의 웨이퍼는 절연막을 개재시켜 또는 절연막 없이 직접적으로 접합될 수 있다.
절연막에 의한 접합의 경우에, 절연막으로서 산화막(SiO2) 및 질화막(Si3N4) 등이 바람직하다. 또한, 막형성 방법으로서, 산화 분위기 또는 질소 분위기에서의 열처리(열산화, 열질화) 및 CVD 등이 바람직하다. 열산화로서, 산소 가스 이외에 수증기(steam)를 이용한 습식 산화 등이 이용될 수 있다.
또한, 절연막은 산소 이온 주입 전 또는 주입 후에 표면측 기판 상에 형성될 수 있다. 그러나, 주입 후 막을 형성시키는 경우에, 1000℃ 이하의 온도에서 막을 형성시키는 것이 필요한데, 이는 비정질의 결정화를 거의 진행시키지 않는다.
또한, 절연막은 활성층용 웨이퍼 또는 지지층용 웨이퍼, 또는 활성층용 웨이퍼와 지지층용 웨이퍼 둘 모두에 형성될 수 있다.
접합 전에, 입자로 인한 공간(void)의 발생을 억제하기 위해 세척 처리를 수행하는 것이 유리하다.
세척 방법으로서, SC1+SC2, HF+O3, 유기산 또는 이의 조합과 같은 일반적인 실리콘 웨이퍼 세척 방법이 효과적이다.
또한, 1000℃ 이하의 접합 온도에서 접합 강도는 충분하지 않으며, 접합 후 연삭/연마 공정에서의 조건(압력 및 속도)에 따라 분리를 야기시킬 위험성이 우려될 수 있다. 이러한 경우에, 접합 강도를 향상시키기 위하여 접합 전의 실리콘 표면을 산소, 질소, He, H2, Ar 또는 이들의 혼합 분위기를 이용한 플라즈마에 의해 활성 처리하는 것이 유리하다.
직접 접합의 경우에, 접합된 표면에 흡착된 H2O는 후속 열처리에 의해 SiO2로 변화되어 접합된 계면에 존재하며, 이에 의해 접합된 표면을 HF로 세척하고 소수성 표면들을 접합하여 SiO2를 억제하는 방법이 수행될 수 있다. 이에 따라, 계면에서의 산화물이 감소되어 디바이스 특성을 개선시킬 수 있다.
(3) 접합 강도를 향상시키기 위해 열처리하는 공정
접합 강도를 향상시키기 위한 열처리는 접합 강도를 충분히 증가시키기 위해 1000℃ 이상의 온도에서 수행되지만, 체류 시간은 1시간 이내인 것이 바람직하다. 분위기는 특별히 한정되지 않지만, 후속 연삭 공정에서 웨이퍼의 후면을 보호하기 위해 150 nm 이상의 산화막을 위한 산화 분위기인 것이 바람직하다.
(4) 활성층용 웨이퍼를 박막화하여 산소 이온 주입층을 노출시키는 공정
● 연삭
접합 웨이퍼의 활성층용 웨이퍼의 연삭은 기계식 가공에 의해 수행된다. 이러한 연삭에서, 산소 이온 주입층의 전면측 상에 활성층용 웨이퍼의 일부가 남게 된다. 활성층용 웨이퍼의 나머지 부분의 두께는 한정되지 않는다.
후속 연마 공정을 위한 시간을 줄이기 위하여, 산소 이온 주입층의 직전까지 연삭을 수행하는 것이 바람직하다. 나머지 Si 막의 두께는 연삭 장치의 정밀도 및 연삭에 의한 손상 깊이(대략 2 ㎛)를 고려하여 약 3 내지 10 ㎛인 것이 바람직하다.
● 연마
계속하여, 활성층용 웨이퍼는 추가로 연마되어 산소 이온 주입층을 노출시킨다.
이러한 연마법(연마 정지(polishing stop))은 1 질량% 이하의 연마입자 농도를 갖는 연마제를 공급하면서 수행되는 것이 바람직하다. 연마액으로서, 1 질량% 이하의 연마입자(예를 들어, 실리카) 농도를 갖는 알칼리성 용액이 언급된다. 이러한 알칼리성 용액으로서, 무기 알칼리성 용액(KOH, NaOH, 등), 유기 알칼리성 용액(예를 들어, 아민을 주성분으로 함유하는 피페라진 및 에틸렌디아민 등) 또는 이들의 혼합 용액이 바람직하다.
이러한 연마법에서, 연마입자 농도가 1 질량% 이하이기 때문에, 연마입자에 의한 기계적 연마 작용은 거의 없고, 화학적 연마 작용이 우선된다. 활성층용 웨이퍼의 일부(Si 층)는 알칼리성 용액에 의한 화학적 연마 작용에 의하여 연마된다. 알칼리성 용액은 Si/(산소 원자를 함유한 Si 비정질 층)의 에칭율 비가 높기 때문에, 활성층용 웨이퍼의 일부로서의 Si 층은 효과적으로 연마될 수 있는 반면, 산소 원자를 함유한 Si 비정질 층은 거의 연마되지 않는다. 이에 따라, 연마 장치의 기계적 정밀도가 충분하지 않은 경우에도, 산소 이온 주입층은 거의 연마되지 않으며, 단지 Si 층만이 연마되고, 이에 따라 산소 이온 주입층은 균일하게 노출될 수 있다.
특히, 연마 전에 Si를 에칭시킴으로써 테라스(terrace)(두 개의 웨이퍼가 서로 접합되어 있지 않은 1 내지 3 mm의 가장 바깥쪽 주변 영역)와 접합 영역 사이의 경계를 매끄럽게 만들어서 입자의 발생을 억제시킨다. 또한, 연마 전에 단지 테라스 부분만을 연마할 수 있다.
여기서, 열처리가 산소 이온을 활성층용 웨이퍼에 주입하는 공정(1)으로부터 연마에 의해 산소 이온 주입층을 노출시키는 공정(4)까지의 기간에 걸쳐 수행되는 경우, 1000℃ 이상의 온도 범위에서의 누적된 체류 시간이 1시간 이내인 것이 바람직하다. 1000℃ 이상의 온도 영역에서의 체류 시간이 1시간을 초과하는 경우, 산소 이온 주입시에 형성된 산소 원자를 함유한 Si 비정질이 재결정화될 우려가 있다.
또한, 상기 열처리에서의 처리 온도가 1000℃ 이하라면, 처리 시간은 특별히 한정되지 않는다.
(5) 산소 이온 주입층을 제거하는 공정
노출된 산소 이온 주입층은 산소 원자를 함유한 Si 비정질, 일부 재결정화된 Si 및 SiO2로 이루어진다. 제거 방법으로서, 에칭법, 산화 및 에칭법 및 연마 등이 적용될 수 있다.
● 에칭법
산소 이온 주입층이, 완전한 SiO2 층을 제공하기 위한 산소 도즈(oxygen dose) 및 열처리가 충분하지 않는 조건을 선택하고 있기 때문에, 에칭 조건으로서 SiO2를 제거하는 HF 용액; Si를 제거하는 알칼리성 용액; 또는 Si를 산화시키는 SC1 용액 또는 오존 용액과 산화에 의해 형성된 SiO2를 제거하는 HF 용액의 교대 사용으로 에칭을 수행하는 것이 바람직하다.
어떠한 경우에도, HF 용액이 사용되며, 웨이퍼는 HF 용액 중에 침지되며, 이후에 SiO2 제거의 기준으로서 웨이퍼의 표면 전체가 발수면(water-repellant surface)이 될 때까지 산화 및 HF를 반복적으로 수행하는 것이 바람직하다.
● 산화법
이러한 방법은 산소 이온 주입층의 노출면 상에 소정 두께의 산화막을 형성시키는 공정 및 얻어진 산화막을 제거하는 공정을 포함한다.
산화 처리는 산화 분위기에서 수행되기에 충분하며, 처리 온도는 특별히 한정되지 않지만, 600℃ 내지 1000℃의 산화 분위기가 바람직하다.
그러나, 산소 이온 주입층에서 비정질의 재결정화에 의해 발생된 SiO2 입자에 기인한 표면 거칠기의 악화를 억제하기 위하여, 저온에서 층을 처리하는 것이 바람직하며, 600℃ 내지 900℃가 보다 바람직하다.
산화 처리를 저온에서 수행하는 경우에, H2O 증기를 이용한 습식 산화 및 HCl 가스를 함유한 산화 가스 처리에 의한 염화수소산 산화(hydrochloric acid oxidation)가 산화막의 성장속도를 증가시키기 위해 적용될 수 있으며, 이는 높은 처리량(high throughput)을 얻기 위해 보다 바람직하다.
산화막의 두께는 특별히 한정되지 않지만, 산소 이온 주입층에 결정 결함층이 존재하는 경우에, 이러한 두께는 결함층의 두께 이상인 것이 바람직하며, 또한 본 발명의 산소 이온 주입 조건에서 약 100 내지 500 nm인 것이 바람하다. 산화막의 두께가 100 nm 미만인 경우, Si 비정질 층이 본 발명의 산소 주입 조건하에서 충분히 제거되지 않을 수 있으며, 500 nm를 초과하는 경우, 산화막의 면내(in-plane) 균일성의 붕괴에 의하여 활성층의 두께 균일성이 저하된다.
산화막은 HF 용액을 이용한 세척, 또는 수소 가스, Ar 가스 또는 HF를 함유한 가스를 이용한 어닐링에 의한 에칭에 의해 제거될 수 있다. 여기서, 산화 처리 및 제거 처리는 여러 차례 수행될 수 있다. 이에 따라, 평탄화된 표면 거칠기를 유지하면서 활성층을 더욱 박막화하는 것이 가능하다.
산화막을 제거한 후에, 예를 들어 유기산 및 불화수소산의 혼합액 중에 접합 웨이퍼를 침지시킴으로써 접합 웨이퍼의 표면에 부착된 입자 및 금속 불순물을 제거하는 것이 유리하다.
(6) 활성층용 웨이퍼의 표면을 평탄화/박막화 하는 공정
산소 이온 주입층의 제거 후에 접합 웨이퍼의 표면은 경면 연마에 비해 거칠어서 평탄화시킬 필요가 있다.
평탄화 방법으로서, 환원 분위기에서의 열처리, 연마, 및 Si 에칭을 할 수 있는 가스/이온/라디칼로 이루어진 가스 에칭 등이 적용될 수 있다.
● 연마법
접합 표면은 아주 약간 연마되어 거칠기를 개선시킨다. 연마 값(polishing margin)은 약 10 내지 500 nm인 것이 바람직하다. 10 nm 미만인 경우, 거칠기가 충분히 개선되지 않을 수 있으며, 500 nm를 초과하는 경우, 활성층의 두께 균일성이 저하된다. 이러한 처리에 의해, 표면 거칠기(RMS)가 0.5 nm 이하가 되게 하는 것이 가능하다.
● 환원 분위기에서의 열처리
Ar, H2 또는 이들의 혼합 분위기에서 열처리가 수행되어 접합 웨이퍼의 표면 거칠기를 개선시킨다. 처리 온도는 바람직하게 약 1000℃ 이상 내지 1300℃ 이하이다. 처리 시간은 보다 낮은 온도의 경우에 더욱 긴 시간이 요구되는데, 1000℃ 내지 1200℃에서 약 1 내지 2 시간, 1200℃ 내지 1250℃에서 약 10 내지 30분, 및 1250℃ 이상에서 약 1 내지 5분인 것이 바람직하다. 상기 온도 및 시간 보다 높은 온도에서 보다 긴 시간 동안 열처리를 수행하는 경우에, 환원 분위기의 에칭 작용에 의하여 활성층의 면내 균일성을 악화시킬 우려가 있다.
본 발명에서, 접합 이후부터 산소 이온 주입층의 제거까지의 열처리가, 1000℃ 이상의 온도 범위에서의 누적된 체류 시간이 1시간 이내가 되도록 한정되기 때문에, 충분한 접합 강도가 반드시 얻어지는 것은 아니다. 이에 따라, 산소 이온 주입층의 제거 후에 접합 강도를 개선시키기 위해 1100℃ 이상의 온도에서 평탄화 처리를 수행하는 것이 더욱 바람직하다.
접합 전 처리로서 플라즈마 등을 이용한 표면 활성화를 수행하는 경우, 1100℃ 이상의 열처리는 반드시 요구되지 않는다.
열처리 노(heat-treating furnace)로서 여러 장의 웨이퍼를 동시에 처리할 수 있는 저항 가열형 종형 노(resistance heating type vertical furnace), 웨이퍼를 한장씩 처리하는 램프 가열형 RTA(고속 열적 어닐링 노(rapid thermal annealing furnace)) 등이 바람직하다. 특히, 1200℃ 이상에서의 처리를 위해 RTA가 효과적이다.
상기 열처리에 의해, 연마법의 경우와 마찬가지로 표면 거칠기(RMS)가 0.5 nm 이하로 되게 하는 것이 가능하다.
이러한 열처리에 의해 발생된 표면 산화막은 HF 용액을 이용한 세척 또는 수소 가스, Ar 가스 또는 HF를 함유한 가스를 이용한 어닐링에 의한 에칭에 의하여 제거될 수 있다.
이에 따라, 두께 균일성이 우수하고, 결함이 적고, 표면 거칠기가 현저히 개선된 접합 웨이퍼를 얻는 것이 가능하다.
본 발명에 따르면, 또한 다른 결정 방위를 갖는 실리콘 웨이퍼가 서로 직접적으로 접합된(110 결정과 100 결정의 접합, 111 결정과 100 결정의 접합 등) 접합 웨이퍼를 제조하는 것이 가능하다.
실시예
실시예 1
CZ법에 의해 성장된 붕소-도핑된 실리콘 잉곳(silicon ingot)을 절삭하여 직경이 300 mm인 2장의 실리콘 웨이퍼를 제공하였다. 이들 중, (100)의 결정 방위를 가지는 1장의 실리콘 웨이퍼를 활성층용 웨이퍼로 하고, (110)의 결정 방위를 가지는 다른 한 장의 실리콘 웨이퍼를 지지층용 웨이퍼로 하였다.
(100) 웨이퍼를 산화 분위기하에, 1000℃에서 3시간 동안 처리하여 두께가 150 nm인 산화막을 형성시켰다.
다음에, 활성층용 웨이퍼인 (100) 웨이퍼의 표면을 200 keV의 가속 전압에서 산소 이온 주입하였다. 이러한 경우에, 기판 온도를 실온 내지 200℃ 미만으로 하고, 도즈를 1×1015 내지 1×1017 atoms/cm2의 범위내에서 변화시켰다.
그 결과, 활성층용 웨이퍼의 표면으로부터 약 450 nm의 깊이 위치에 산소 이온 주입층이 형성되었다.
이후에, 양 웨이퍼를 HF+오존 세척하여 접합될 표면 상에서 입자를 제거하였고, 이후에 양 웨이퍼를 접합하였다.
이후에, 접합된 계면을 견고하게 접합시키기 위해 접합을 위한 열처리를 수행하였다. 열처리 조건은, 산화 분위기, 950℃, 및 1시간이었으며, 후속 가공시에 후면 보호막으로서 접합 웨이퍼의 전면 및 후면 상에 두께가 대략 150 nm인 산화막을 형성시켰다.
이후에, 접합 웨이퍼의 활성층용 웨이퍼를 연삭 장치를 이용하여 이의 표면으로부터 소정의 두께로 연삭하였다. 즉, 산소 이온 주입층의 전면측 상에 활성층용 웨이퍼의 일부(약 5 ㎛의 두께)만을 남기기 위해 연삭 처리를 수행하였다.
다음에, 1 질량% 이하의 연마입자(실리카) 농도로 연마입자를 함유한 연마제를 공급함으로써 연삭 후 접합 웨이퍼의 표면을 연마하여, 산소 이온 주입층을 노출시켰다. 연마제로서, 1 질량% 이하의 연마입자 농도를 갖는 알킬리성 용액을 사용하였다. 이러한 알칼리성 용액은 주성분으로 아민을 함유한 유기 알칼리성 용액(예를 들어, 피페라진, 에틸렌디아민 등)이다.
또한, 이에 따라 얻어진 산소 이온 주입층은 접합 웨이퍼의 면에 균일하게 형성되었고, 그 결과 상기 면에서 균일하게 형성된 산소 이온 주입층이 노출된 것으로 확인되었다.
이후에, 산화 분위기에서 950℃의 온도로 0.5시간 동안 접합 웨이퍼를 습식 산화 처리하였다. 그 결과, 산소 원자를 함유한 Si 비정질 층 전부가 산화막(SiO2)으로 전환되어 산소 이온 주입층의 노출면 상에 소정 두께의 산화막을 형성시켰다. 다음에, HF 에칭(HF 용액 조성: 10%, 온도: 20℃)으로 산화막을 제거하였다. 산화막의 제거 후에, 노출된 활성층의 두께는 면에서 균일화되었고, 박막화되었다.
이후에, 접합 웨이퍼를 하기 처리에 의해 세척하였다. 접합 웨이퍼를 실온에서, 오존 농도가 5 ppm인 용존 오존의 수용액, 순수(pure water) 중의 유기산으로서 0.06 질량%의 시트르산의 수용액, 0.05 질량%의 불화수소산의 수용액, 순수 중의 유기산으로서 0.6 질량%의 시트르산의 수용액, 및 마지막으로 오존 농도가 5 ppm인 용존 오존의 수용액 중에 상기 순서대로 침지시켰다. 각각 처리 시간은 5분이었으며, 처리 온도는 실온이었다. 이러한 세척 처리에 의해 접합 웨이퍼의 표면으로부터 금속 불순물 및 입자를 제거하였다.
세척한 후에, 아르곤 가스 분위기에서 1100℃로 2시간 동안 열처리를 수행하여 접합 웨이퍼를 완성하였다.
이에 따라 얻어진 활성층의 두께는 100 내지 200 nm이었으며, 면에서의 두께 분포의 불규칙정도(scattering)는 10 내지 20% 이내이었다.
실시예 2
(100) 활성층용 웨이퍼 및 (110) 지지층용 웨이퍼를 절연막(산화막) 없이 접합하는 것을 제외하고 실시예 1과 동일한 조건하에서 접합 웨이퍼를 제조하였다.
이에 따라 얻어진 활성층의 두께는 250 내지 350 nm이었으며, 면에서의 두께 분포의 불규칙정도는 10 내지 20%이었다.
다음에, 실시예 1 및 실시예 2에서 얻어진 각각의 접합 웨이퍼의 표면 거칠기를 조사하였다. 측정 장치는 AFM이었으며, 평가 시야는 10×10 ㎛이었다.
얻어진 결과를 도 3에 나타내었다. 또한, 도 3에는 비교를 위하여, 450℃의 기판 온도 및 2×1017 atoms/cm2의 도즈를 갖는 종래 방법에 따르는 고온 및 높은 도즈 조건하에서 산소 이온 주입을 수행할 때의 조사 결과를 나타내었다.
이러한 도면으로부터 알 수 있는 바와 같이, 종래 기술과 같이 고온 및 높은 도즈에서 산소 이온 주입을 수행할 때, 0.4 nm를 초과하는 표면 거칠기(RMS)만이 얻어지지만, 본 발명에 따라 주입을 수행하는 경우, 산화막의 유무에 관계없이 0.4 nm 미만의 양호한 표면 거칠기(RMS)를 얻을 수 있었다.
본 발명에 따르면, 박막화 후 두께 균일성이 우수하고 결함의 발생이 극히 적고, 표면 거칠기가 현저하게 개선된 접합 웨이퍼를 안정적으로 수득하는 것이 가능하다.

Claims (3)

  1. 활성층용 웨이퍼를 지지층용 웨이퍼에 절연막을 개재시켜 또는 직접 접합시킨 후에 상기 활성층용 웨이퍼를 박막화(thinning)하여, 접합 웨이퍼를 제조하는 방법으로서,
    (1) 산소 이온을 활성층용 웨이퍼에 주입하는 공정;
    (2) 상기 활성층용 웨이퍼의 산소 이온 주입측의 표면을 지지층용 웨이퍼에 직접 또는 절연막을 개재시켜 접합하는 공정;
    (3) 접합 강도를 향상시키기 위해 열처리하는 공정;
    (4) 상기 접합 웨이퍼에서 활성층용 웨이퍼를 박막화하여 상기 산소 이온 주입층을 노출시키는 공정;
    (5) 상기 노출된 산소 이온 주입층을 제거하는 공정; 및
    (6) 활성층용 웨이퍼 부분의 표면을 평탄화하고/거나 박막화하는 공정을 포함하며;
    산소 이온을 활성층용 웨이퍼에 주입하는 상기 공정(1)에서, 활성층용 웨이퍼의 온도를 200℃ 이하로 유지한 상태에서 5×1015 내지 5×1016 atoms/cm2의 도즈(dose)로 산소 이온을 주입하고,
    산소 이온 주입 공정 이후부터 산소 이온 주입층을 노출시키는 공정까지의 동안에 있어서, 1000℃ 이상의 누적 체류 시간이 1시간 이내임을 특징으로 하는 접합 웨이퍼를 제조하는 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 접합 웨이퍼에서 각 웨이퍼의 표면 방위(surface orientation)가 (100), (110) 또는 (111) 중 어느 하나의 조합임을 특징으로 하는 접합 웨이퍼를 제조하는 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135538A (ja) * 2008-12-04 2010-06-17 Sumco Corp 貼り合わせウェーハの製造方法
KR102430673B1 (ko) 2011-01-25 2022-08-08 에베 그룹 에. 탈너 게엠베하 웨이퍼들의 영구적 결합을 위한 방법
WO2012136268A1 (de) * 2011-04-08 2012-10-11 Ev Group E. Thallner Gmbh Verfahren zum permanenten bonden von wafern
US10825793B2 (en) 2011-04-08 2020-11-03 Ev Group E. Thallner Gmbh Method for permanently bonding wafers
KR20200128205A (ko) * 2012-03-28 2020-11-11 가부시키가이샤 니콘 기판 접합 장치 및 기판 접합 방법
FR3028664B1 (fr) * 2014-11-14 2016-11-25 Soitec Silicon On Insulator Procede de separation et de transfert de couches
JP6473970B2 (ja) * 2015-10-28 2019-02-27 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN108780776B (zh) * 2015-11-20 2023-09-29 环球晶圆股份有限公司 使半导体表面平整的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070161199A1 (en) * 2004-01-30 2007-07-12 Etsuro Morita Method for manufacturing soi wafer
JP2007227424A (ja) * 2006-02-21 2007-09-06 Sumco Corp Ｓｉｍｏｘウェーハの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH07226433A (ja) * 1993-12-17 1995-08-22 Sony Corp 半導体装置の製造方法
US20030087503A1 (en) * 1994-03-10 2003-05-08 Canon Kabushiki Kaisha Process for production of semiconductor substrate
JPH07297377A (ja) * 1994-04-21 1995-11-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US20050217560A1 (en) * 2004-03-31 2005-10-06 Tolchinsky Peter G Semiconductor wafers with non-standard crystal orientations and methods of manufacturing the same
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer
JP2006184237A (ja) 2004-12-28 2006-07-13 Seiko Instruments Inc 電池電極端子部材及びこれを備えた電子時計
CN100487885C (zh) * 2005-07-29 2009-05-13 上海新傲科技有限公司 一种绝缘体上硅的制作方法
JP4977999B2 (ja) 2005-11-21 2012-07-18 株式会社Ｓｕｍｃｏ 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP2008016534A (ja) 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
JP2009176860A (ja) * 2008-01-23 2009-08-06 Sumco Corp 貼り合わせウェーハの製造方法
JP5365057B2 (ja) * 2008-04-11 2013-12-11 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070161199A1 (en) * 2004-01-30 2007-07-12 Etsuro Morita Method for manufacturing soi wafer
JP2007227424A (ja) * 2006-02-21 2007-09-06 Sumco Corp Ｓｉｍｏｘウェーハの製造方法

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Publication number Publication date
EP2187429A1 (en) 2010-05-19
EP2187429B1 (en) 2014-09-17
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EP2187429A4 (en) 2011-03-02
JP5499428B2 (ja) 2014-05-21
US20100248447A1 (en) 2010-09-30
US8003494B2 (en) 2011-08-23
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KR20100040329A (ko) 2010-04-19
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