JP5365057B2 - 貼り合わせウェーハの製造方法 - Google Patents

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Description

本発明は、貼り合わせウェーハの製造方法に際し、特にSOI層の膜厚内面均一性の有利な向上を図ろうとするものである。
一般的な貼り合わせウェーハの製造方法としては、酸化膜(絶縁膜)が形成された一枚のシリコンウェーハに、もう一枚のシリコンウェーハを貼り合わせ、この貼り合わせたシリコンウェーハの一方を研削・研磨してSOI層を形成する方法(研削研磨法)や、シリコンウェーハの内部に酸素イオンを打ち込んだのち、高温アニールを行うことによって、シリコンウェーハの内部に埋め込み酸化膜を形成し、該酸化膜の上部をSOI層とする方法(SIMOX)、SOI層側となるシリコンウェーハ(活性層用ウェーハ)の表層部に、水素イオン等を打ち込んでイオン注入層を形成したのち、支持基板用のシリコンウェーハと貼り合わせ、ついで熱処理により上記のイオン注入層で剥離することによって、SOI層を形成する方法(スマートカット法)等が知られている。
しかしながら、上記した方法のうち研削研磨法は、活性層(SOI層)の膜厚均一性に劣る(±30%以上)という問題があった。
また、酸素イオン注入を使った方法(SIMOX)の場合には、絶縁層を挟んで結晶方位の異なるSOI構造の製造ができないという問題があった。
上記の問題を解決するものとして、発明者ら先に、酸素イオン注入法と研削研磨法を組み合わせたプロセスを開発し、特許文献1において開示した。
特開平5−291543号公報
その他にも、酸素イオン注入法と研削研磨法を組み合わせたプロセスとして、特願2006−184237号明細書において、次の構成になる貼り合わせウェーハの製造方法を提案した。
「表面に絶縁膜を有しまたは有しない活性層用ウェーハを、直接、支持層用ウェーハと貼り合わせたのち、活性層用ウェーハを薄膜化することからなる貼り合わせウェーハの製造方法であって、
活性層用ウェーハに酸素イオンを注入して、活性層内に酸素イオン注入層を形成する工程、
活性層用ウェーハに対し、非酸化性雰囲気中にて1100℃以上の温度で熱処理を施す工程、
活性層用ウェーハと支持層用ウェーハとを貼り合わせる工程、
貼り合わせ強度を向上させるための熱処理工程、
貼り合わせウェーハの活性層用ウェーハ部分を、酸素イオン注入層の手前まで研削する工程、
活性層用ウェーハをさらに研磨またはエッチングして、酸素イオン注入層を露出させる工程、
貼り合わせウェーハを酸化処理して酸素イオン注入層の露出面に酸化膜を形成する工程、
この酸化膜を除去する工程、および
非酸化性雰囲気中にて1100℃以下の温度で熱処理を施す工程
の時系列的結合になることを特徴とする、貼り合わせウェーハの製造方法。」
このような組み合わせ法により、活性層の膜厚均一性に優れ、また透過電子顕微鏡(TEM)による評価で比較的欠陥の少ない、直接貼り合わせウェーハの提供が可能になった。
しかしながら、上記したような酸素イオン注入法と研削研磨法の組み合わせ法には、以下に述べるような問題を残していた。
(1) 研磨ストップ(研磨Stopともいう)またはエッチングストップ(エッチStopともいう)
酸素イオン注入量および/または貼り合せ強化熱処理条件を適切に選択することで、酸素イオン注入層でのStopは可能であるが、研磨の場合にはその加工精度が問題となり、またエッチStopの場合にはSiとSiO2の選択比によっては酸素イオン注入層の一部が薄くなるという危険性があった。
(2) 酸素イオン注入層の除去
製造コストを低減するために、酸素イオン注入および熱処理を簡略化した場合、酸素イオン注入層は連続した完全なSiO2層とはならず、部分的にSiまたはSiOXとの混層になっている。従って、通常、SiO2層(酸化膜)を除去するために用いられるHF溶液では、酸素イオン注入層は除去できない。
そのため、これまでは、酸素イオン注入層を酸化雰囲気中の熱処理により酸化させ、その後HF溶液で除去する方法が採られていた。しかしながら、この方法では、Stop処理後の膜厚分布がさらに劣化し、最終製品のTopSi層において必ずしも良好な膜厚分布を得ることができなかった。
本発明は、上記の問題を有利に解決するもので、酸素イオン注入層が連続した完全なSiO2層ではなく、部分的にSiまたはSiOXとの混層になっている場合であっても、かような酸素イオン注入層をそのままで効果的に除去することができる貼り合わせウェーハの有利な製造方法を提案することを目的とする。
さて、発明者らは、上記の問題を達成すべく鋭意検討を重ねた結果、以下に述べる知見を得た。
(1) 酸素イオン注入層の除去液として、シリコンを酸化させる溶液(例えば、オゾン水や硝酸、過酸化水素水)とHF溶液とを交互に使用して繰り返し処理することにより、SiおよびSiO2が混相した酸素イオン注入層であっても除去が可能になる。
(2) 上記した酸化溶液とHF溶液の繰り返し処理により、ストップ工程における膜厚分布の劣化を改善することができる。
本発明は上記の知見に立脚するものである。
すなわち、本発明の要旨構成は次のとおりである。
1.活性層用ウェーハと支持層用ウェーハとを、絶縁膜を介して、または介さずに直接、貼り合わせたのち、活性層用ウェーハを薄膜化することからなる貼り合わせウェーハの製造方法であって、
(1) 活性層用ウェーハに酸素イオンを注入する工程、
(2) 活性層用ウェーハと支持層用ウェーハとを、直接または絶縁膜を介して貼り合わせる工程、
(3) 貼り合わせウェーハの活性層用ウェーハを減厚化し、酸素イオン注入層を露出させる工程、
(4) 活性層用ウェーハの酸素イオン注入層を除去する工程、および
(5) 活性層用ウェーハの表面を熱処理および/または研磨にて平坦化および/または薄膜化する工程
を含む一連の工程中、前記(4)の工程において、酸化溶液とHF溶液の繰り返し処理により酸素イオン注入層を除去することを特徴とする、貼り合わせウェーハの製造方法。
2.前記酸化溶液として、オゾン水または硝酸を使用することを特徴とする上記1記載の貼り合わせウェーハの製造方法。
3.前記貼り合わせウェーハの各ウェーハ面の結晶方位が、(100),(110)または(111)のいずれかの組み合わせであることを特徴とする上記1または2記載の貼り合わせウェーハの製造方法。
本発明によれば、酸素イオン注入層が連続した完全なSiO2層ではなく、部分的にSiまたはSiOXとの混層になっている場合であっても、かような酸素イオン注入層をそのまま効果的に除去することができる。
また、本発明によれば、ストップ工程において膜厚分布が劣化した場合であっても、その劣化を改善することができる。
以下、本発明を具体的に説明する。
まず、本発明で対象とする貼り合わせウェーハ基板および図1に示すプロセスフローに従う本発明の各製造工程について具体的に説明する。
ウェーハ基板
貼り合わせウェーハを作製するには、活性層用ウェーハと支持層用ウェーハの2枚のシリコンウェーハを貼り合わせるわけであるが、本発明は、両ウェーハの貼り合わせに際し、絶縁膜(酸化膜)を介する場合は勿論のこと、かような絶縁膜を介さずに直接貼り合わせる場合にも適用することができる。
なお、貼り合わせウェーハとしては、貼り合せに適した表面ラフネスが良好なものであれば、ドーパントの種類、濃度および酸素濃度などは限定されない。ただし、欠陥をより低減するためには、COPがないまたは少ないウェーハが好ましい。ここに、COPの低減には、CZ引き上げ条件を最適化してCOPを少なくする方法、ウェーハ鏡面加工後還元雰囲気中で1000℃以上の高温熱処理を施す方法、ウェーハ上にCVDなどでSiをエピタキシャル成長させる方法などを適用することができる。
(1) 活性層用ウェーハに酸素イオンを注入する工程
本発明において、酸素イオン注入時の加速電圧は、最終製品の活性層厚さに応じて適宜選択することができ、特に限定されることはない。従って、通常の酸素イオン注入機の加速電圧:100〜300keV程度で行えばよい。)また、酸素イオンの注入は2回に分けて行うことが好ましい。
第1の酸素イオン注入時のドーズ量は1×1016〜5×1017atoms/cm2程度とすることが好ましい。というのは、第1の酸素イオン注入時のドーズ量が1×1016atoms/cm2に満たないとSiO2層の形成が十分ではなく適切な研磨Stopができず、一方5×1017atoms/cm2を超えると基板を高温にして注入を行っても注入損傷が大きく、表面欠陥が増加するからである。この第1の酸素イオン注入時における基板温度は200〜600℃程度が好適である。
一方、第2の酸素イオン注入時のドーズ量は1×1015〜1×1016atoms/cm2程度とすることが好ましい。というのは、第2の酸素イオン注入時のドーズ量が1×1015atoms/cm2に満たないとアモルファス層が十分に形成されず、結晶欠陥の進展を止める効果が小さく、一方1×1016atoms/cm2を超えると表面層が全てアモルファスになり、活性層が単結晶にならないからである。この第2イオン注入時の基板温度は300℃以下とすることが好ましい。
さらに、第1イオン注入と第2イオン注入の間に洗浄を行うことは有利である。というのは、第1イオン注入工程で発生するパーティクルが、第2イオン注入工程時のマスクとなって、パーティクルの影の部分にイオンが注入されない場合があり、その結果、この部分のアモルファス化が十分に行われず、欠陥の突き抜けが生じ、表面欠陥の原因となる危険性が残るからである。
同様に、第1イオン注入を複数回の分割注入とし、その間に洗浄を行ってもよい。
なお、洗浄方法としては、パーティクル除去能力に優れたSC1、HF、O3および有機酸などが好適である。
(2) 活性層用ウェーハと支持層用ウェーハを貼り合わせる工程
ついで、活性層用ウェーハと支持層用ウェーハとを貼り合わせるが、この貼り合わせに際しては、絶縁膜を介してもよいし、絶縁膜を介さずに直接、貼り合わせることもできる。
絶縁膜を介して貼り合わせを行う場合、絶縁膜としては酸化膜(SiO2)、窒化膜(Si3N4)などが好適である。また、成膜方法としては、酸化雰囲気や窒素雰囲気中での熱処理(熱酸化、熱窒化)、CVDなどが好適である。熱酸化としては、酸素ガスの他、水蒸気を使ったWet酸化なども使用することができる。
さらに、絶縁膜は、酸素イオン注入前に表面側基板に成膜しても良いし、注入後でも良い。また、絶縁膜の成膜は、活性層用ウェーハまたは支持層用ウェーハあるいは活性層用および支持層用の両ウェーハに対して行うことができる。
貼り合わせ雰囲気としては、還元雰囲気とすることが好ましく、特にArやH2またはその混合雰囲気などが有利に適合する。
貼り合わせの際の熱処理温度については、アモルファス層の再結晶化抑制のため、1000℃以下とすることが好ましい。
また、貼り合わせの前には、パーティクルによるボイドの発生を抑制するため、洗浄処理を施すことが有利である。
洗浄方法として、一般的なシリコンウェーハ洗浄方法である、SC1+SC2、HF+O3、有機酸またはその組み合わせなどが有効である。
さらに、貼り合せ強度を高めるために、貼り合わせ前のシリコン表面を、酸素、窒素、He、H2、Arまたはその混合雰囲気を使ったプラズマによる活性化処理を施すことが有利である。
さらに、上記の貼り合わせ処理後、貼り合わせ強度を向上させるための熱処理を施すことが有利である。
貼り合せ強度を高めるために行うこの熱処理は、結合強度を十分上げるために、1100℃以上の温度で1時間以上保持することが好ましい。雰囲気については特に制限されないが、次工程の研削工程でのウェーハ裏面保護のために、酸化雰囲気として、150nm以上の酸化膜をつけることが好ましい。
(3) 貼り合わせウェーハの活性層用ウェーハを減厚し、酸素イオン注入層を露出させる工程
この工程では、まず、機械式の加工によって貼り合わせウェーハの活性層用ウェーハの研削を行う。この研削は、酸素イオン注入層の表面側に活性層用ウェーハの一部を残すまで行う。残される活性層用ウェーハの一部の膜厚は特に限定はされない。
次工程での研磨またはアルカリエッチング工程時間を短縮するために、酸素イオン注入層の直前まで研削することが好ましいが、研削装置の精度、研削によるダメージ深さ(約2μm)を考慮すると、残膜Si厚さは5〜10μm 程度とするのが好ましい。
なお、研削の代わりに、アルカリ溶液でエッチングしても良いが、その場合には支持側ウェーハ裏面のエッチングを避けるために、裏面に酸化膜などの保護膜をつけることが望ましい。
引き続き、活性層用ウェーハをさらに研磨またはエッチングして、酸素イオン注入層を露出させる。
・研磨法(研磨Stop)
上記の薄膜化処理として、研磨処理を利用する場合には、砥粒濃度が1質量%以下の研磨剤を供給しながら行うことが好ましい。かような研磨液としては、砥粒(例えばシリカ)濃度が1質量%以下のアルカリ性溶液が挙げられる。なお、アルカリ性溶液としては、無機アルカリ溶液(KOH,NaOH等)、有機アルカリ溶液(例えば、アミンを主成分とするピペラジンやエチレンジアミン等)またはこれらの混合溶液などが好適である。
この研磨法は、砥粒濃度が1質量%以下であることもあって、砥粒による機械的な研磨作用はほとんどなく、化学的な研磨作用が優先される。そして、このアルカリ性溶液による化学的な研磨作用により、活性層用ウェーハの一部(Si層)が研磨される。アルカリ性溶液は、Si/SiO2のエッチングレート比が高いため、活性層用ウェーハの一部であるSi層は効率よく研磨することができるが、SiO2層は殆ど研磨されない。従って、研磨装置の機械的精度が十分でなくても、酸素イオン注入層はほとんど研磨されずに、Si層のみが研磨される結果、酸素イオン注入層を均一に露出させることができるのである。
なお、以下に述べるエッチング法と比較して、この研磨法の優れた点は、酸素イオン注入層が完全に連続したSiO2層にならなくても、酸素イオン注入層で分離された表面側シリコンウェーハの一部であるSi活性層にダメージを与えることなく、面内厚さ均一性に優れた薄膜層を製造できるところにある。
・エッチング法(エッチStop)
上記の薄膜化処理に際し、アルカリ性エッチング液を使用して、酸素イオン注入層の研削側の表面側シリコンウェーハを除去することもできる。
アルカリ性エッチング液としては、例えばKOHやNaOHなどが使用される。酸素イオン注入層に形成されたSiO2層が連続していない場合、SiO2粒子間からアルカリ溶液がしみ込み、活性層の一部までエッチングすることがある。これを防ぐためには、貼り合わせ前熱処理および/または貼り合わせ強化熱処理を、1300℃以上の高温で5時間以上の十分な時間行うことが好ましい。
・エッチング法と研磨法の組み合わせ
エッチング法と研磨法を組み合わせて、酸素イオン注入層を露出させてもよい。
特に、研磨前にSiをエッチングすることで、テラス(2枚のウェーハが貼り合わない最外周1〜3mmの領域)と貼り合わせ領域境界がスムースになり、パーティクルの発生が抑制される。なお、研磨前にテラス部のみを研磨してもよい。
図2に、研磨ストップ後の活性層用ウェーハの表面を示す。
同図に示したとおり、研磨ストップにより露出した酸素イオン注入層の断面は、連続したSiO2層にはなっておらず、SiO2粒子の集合体になっていて、粒子間にはSiが混在している。
(4) 活性層用ウェーハの酸素イオン注入層を除去する工程
上記の研磨Stopおよび/またはエッチStop後、露出した酸素イオン注入層を除去する。
従来、除去方法としては、HF処理、研磨法、エッチング法、熱酸化法およびこれらの組み合わせ法などが適用されてきた。
図3(a),(b)にそれぞれ、HF処理および(熱酸化→HF処理)により酸素イオン注入層を除去したときの活性層用ウェーハの表面性状を図解する。
同図(a)に示したとおり、HF処理によっては酸素イオン注入層を完全に除去することは難しい。また、同図(b)に示したとおり、(熱酸化→HF処理)を用いた場合には、酸素イオン注入層を完全に除去することはできるものの、TopSi層にも侵食するため、TopSi層厚のバラツキが大きくなる。
これに対し、本発明に従い、オゾン水などの酸化溶液を用いた酸化処理と、HF溶液を用いたHF処理を繰り返して施した場合には、図3(c)に示すとおり、酸素イオン注入層のみを効果的に除去することができる。
以下、HF処理では酸素イオン注入層を完全に除去できない理由を、図4を参照して説明する。
すなわち、酸素イオン注入層が残存するウェーハ表面に対してHF処理を施した場合、最表層がSi層で覆われると、それ以上の反応が進行しなくなるのである。
次に、(熱酸化→HF処理)によれば、酸素イオン注入層を除去することはできるものの、TopSi層厚のバラツキが大きくなる理由を、図5を参照して説明する。なお、研削後のウェーハ表面には、図中にA,Bで示すように、膜厚にバラツキがある酸素イオン注入層が残存しているものとする。
まず、酸素イオン注入層が100%Si層であると仮定した場合には、同図(a)に示すように、A部およびB部とも同じ厚みだけ除去される(ta=tb)ので、結局、表面の膜厚バラツキはそのまま残ることになる。
また、酸素イオン注入層が100%SiO2層であると仮定した場合には、同図(c)に示すように、SiO2層の厚みが薄い方が下部のSi層が酸化されやすい(ta<tb)ため、膜厚のバラツキはむしろ拡大する。
さらに、酸素イオン注入層がSiとSiO2の混層の場合には、同図(b)に示すように、やはり混層の残存量が少ない方が下部のSi層が酸化されやすい(ta≦tb)ため、同図(c)の場合よりも軽度とはいえ、やはり膜厚のバラツキは拡大する傾向にある。
一方、本発明に従い、酸化処理とHF処理を繰り返して施した場合に、酸素イオン注入層を効果的に除去することでき、かつ表面凹凸が軽減される理由は次のとおりと考えられる。
図6に、その考え方を示すが、まずHF処理を施した場合、SiO2粒子は除去されるが、最表層がSi層で覆われると、それ以上の反応が進行しなくなる。しかしながら、次に酸化処理例えばオゾン酸化処理を施すと、オゾン水によりこのSi層は酸化されてSiO2となり、SiO2層を形成する。従って、次のHF処理により、このSiO2層は除去される。これらの処理を繰り返し施した場合、イオン注入層の残存膜厚が厚い部分は酸化処理とHF処理を施した分だけその膜厚は低減するが、イオン注入層の残存膜厚が薄い部分については、イオン注入層が除去された後はその下層はSi層なので、HF処理によっては反応が進行せず、膜厚が減少するのはオゾン酸化処理を施して酸化させた部分だけであるので、結果的に、同じ数回の酸化処理とHF処理の繰り返し処理を施した場合には、膜厚のバラツキが軽減されるのである。
この点は、図7に示す考え方によっても説明することができる。この例では、オゾン酸化処理とHF処理を交互に9回繰り返して施す場合を示している。
オゾン酸化処理とHF処理を1セットとして考えると、最初の3セットまでは、繰り返し処理により除去される厚みは、イオン注入層の残存膜厚が厚い部分(A)も薄い部分(B)も同じである。しかしながら、4セット目のオゾン酸化処理に引き続きHF処理を施しても、A部では同様に膜厚が減少するものの、B部での膜厚の減少はない。かような減少は5セット目から9セット目まで続く。このように、残存膜厚が厚いA部では、4セット以降の繰り返し処理によって膜厚減少が進むのに対し、残存膜厚が薄いB部ではオゾン酸化処理により酸化される厚みしか膜厚減少が進まないため、結果として膜厚のバラツキが軽減されることになる。
そこで、本発明では、酸化溶液とHF溶液の繰り返し処理により酸素イオン注入層を除去することにしたのである。
なお、酸化溶液としては、図6に示したところからも明らかなように、Siを酸化できるものであればいずれでも良く、特に好ましくはオゾン水および硝酸である。ここに、オゾン水の濃度は5〜30ppm程度、また硝酸の濃度は0.5〜5%程度とすることが好ましい。一方、HF溶液の濃度は0.5〜20%程度とすることが好ましい。
また、酸化溶液とHF溶液の繰り返し処理を行うには、バッチ式洗浄装置を用いても、枚葉式洗浄装置を用いてもどちらでもよい。
(5) 活性層用ウェーハ表面の平坦化および/または薄膜化工程
酸素イオン注入層除去後の貼り合わせウェーハ表面は、鏡面研磨と比較すると幾分荒れているため、平坦にする必要がある。また、必要に応じて薄膜化処理を施す。
平坦化および/または薄膜化方法としては、研磨法、還元雰囲気中での熱処理法およびSiエッチングができるガス・イオン・ラジカルなどからなるガスエッチングなどが適用できる。
・研磨法
貼り合わせ表面を極僅か研磨してラフネスを改善する。研磨代は10〜500nm程度とするのが好ましい。10nm未満では十分にラフネスが改善できず、一方500nm超えでは活性層の膜厚均一性が劣化する。この処理により、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
・還元雰囲気熱処理法
Ar、H2またはその混合雰囲気中で熱処理することにより、貼り合わせウェーハ表面のラフネスを改善する。処理温度は1000℃以上1300℃以下程度とすることが好ましい。処理時間については低温ほど長時間とする必要があり、1000〜1200℃では1〜2時間程度、1200〜1250℃では10〜30分程度、1250以上では1〜5分程度とすることが好ましい。上記の温度および時間を超えて高温・長時間熱処理にすると、還元雰囲気のエッチング作用により活性層の面内均一性が劣化するおそれがある。
熱処理炉としては、複数枚を同時に処理できる抵抗加熱型の縦型炉または一枚毎処理するランプ加熱式のRTA(高速昇降温炉)などが好適である。特に1200℃以上の処理ではRTAが有効である。
そして、上記の熱処理により、研磨法の場合と同様に、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
この熱処理により生じた表面酸化膜の除去は、HF液による洗浄でもよいし、水素ガスやArガスまたはHFを含むガスを使ったアニールによるエッチングを用いてもよい。
かくして、TopSi層(SOI層)の膜厚均一性に優れ、かつ表面欠陥が少なく、しかも表面ラフネスが格段に向上した貼り合わせウェーハを得ることができる。
さらに、本発明によれば、結晶方位の異なるシリコンウェーハを直接貼り合わせた(例えば、110結晶と100結晶の貼り合わせや111結晶と100結晶の貼り合わせ等)貼り合わせウェーハを作製することも可能である。
実施例1
CZ法により育成され、ボロンがドーパントとされたシリコンインゴットからスライスした直径:300mmのシリコンウェーハを2枚準備した。2枚のシリコンウェーハはいずれも、結晶方位は(100)であり、またp型で、比抵抗は1〜10Ωcmであった。
2枚のシリコンウェーハの一方を活性層用ウェーハとし、この(100)ウェーハに対し、酸化雰囲気中にて1000℃,5時間の処理を施して、厚さ:150nmの酸化膜を成膜した。
次に、この(100)ウェーハの表面から、酸素イオン注入を加速電圧:200 keVで2回に分けて実施した。第1の酸素イオン注入は、基板温度:200〜600℃、ドーズ量:1×1016〜5×1017atoms/cm2の条件で行った。また、第2の酸素イオン注入は、基板温度を室温から300℃とし、ドーズ量:1×1015〜1×1016atoms/cm2の条件で行った。
その結果、活性層用ウェーハの表面から約400nmの深さ位置に酸素イオン注入層が形成された。
ついで、両ウェーハにHF+オゾン洗浄を施し、貼り合せ面上のパーティクルを除去した後、両ウェーハを貼り合わせた。
その後、貼り合わせ界面を強固に結合するための貼り合わせ熱処理を行った。熱処理条件は、酸化性ガス雰囲気中で1100〜1350℃、約2時間とした。これにより、貼り合せウェーハ表裏面に300〜500nm厚の酸化膜が形成され、後加工時の裏面保護膜とした。
次に、研削装置を用いて、貼り合わせウェーハの活性層用ウェーハを、その表面から所定の厚さ分だけ研削した。すなわち、酸素イオン注入層の表面側に活性層用ウェーハの一部(膜厚略5〜20μm)だけを残す研削処理を施した。この時の残Si層厚みの面内バラツキは±10%であった。
ついで、酸素イオン注入層を露出させるための研磨ストップを実施した。研磨剤としては、砥粒濃度が1質量%以下であるアルカリ性溶液を使用した。このアルカリ性溶液は、有機アルカリ溶液であり、アミンを主成分としたもの(例えばピペラジン、エチレンジアミン等)である。
その後、枚葉式洗浄機において、酸化溶液として10ppmオゾン水、またHF溶液として5%HF溶液を用い、これら酸化溶液とHF溶液の繰り返し処理を実施して、酸素イオン注入層を除去した。
また、比較のため、従来法に従い、熱酸化(1000℃,10hr、250nm)+HF処理(45%)による酸素イオン注入層の除去処理も行った。
上記した酸素イオン注入層除去処理後のTopSi層の膜厚分布を分光エリプソメトリーでで測定し、(最大膜厚−最小膜厚)で膜厚均一性を評価した
その結果、従来法に従う(熱酸化+HF処理)の場合には、最大膜厚−最小膜厚=7nmであったのに対し、本発明に従い、オゾン水とHF溶液の繰り返し処理を施した場合には、最大膜厚−最小膜厚=3nmであり、膜厚均一性が著しく改善されていた。
その後、貼り合わせウェーハの表面を洗浄したのち、アルゴンガス雰囲気中にて1100℃、2時間の熱処理を施して、ウェーハ表面を平坦化した後、ウェット雰囲気(1100℃,40min)+HF処理(7%)により薄膜化することで、貼り合わせウェーハを完成させた。
このようにして得られた活性層の膜厚は52〜58nmであり、面内での膜厚分布のばらつきは5〜10%以内であった。
本発明のプロセスフローを示す図である。 研磨ストップ後の活性層用ウェーハの表面を示す図である。 HF処理(a)、熱酸化→HF処理(b)および酸化処理とHF処理の繰り返し処理(c)により酸素イオン注入層を除去したときの活性層用ウェーハの表面性状を示す図である。 HF処理では酸素イオン注入層を完全に除去できない理由の説明図である。 熱酸化→HF処理では、酸素イオン注入層は除去できるものの、TopSi層厚のバラツキが大きくなる理由の説明図である。 酸化処理とHF処理を繰り返して施すことにより、酸素イオン注入層を効果的に除去でき、かつ表面凹凸が軽減される理由の説明図である。 酸化処理とHF処理を繰り返して施すことにより、酸素イオン注入層を効果的に除去でき、かつ表面凹凸が軽減される理由の別の説明図である。

Claims (3)

  1. 活性層用ウェーハと支持層用ウェーハとを、絶縁膜を介して、または介さずに直接、貼り合わせたのち、前記活性層用ウェーハを薄膜化することからなる貼り合わせウェーハの製造方法であって、
    (1) 前記活性層用ウェーハに酸素イオンを注入して、前記活性層用ウェーハ中に酸素イオン注入層を形成する工程、
    (2) 前記活性層用ウェーハと前記支持層用ウェーハとを、直接または前記絶縁膜を介して貼り合わせる工程、
    (3) 貼り合わせ後の前記活性層用ウェーハを減厚化し、前記酸素イオン注入層を露出させる工程、
    (4) 露出した前記酸素イオン注入層を除去する工程、および
    (5) 前記酸素イオン注入層の除去後の前記活性層用ウェーハの表面を熱処理および/または研磨にて平坦化および/または薄膜化する工程
    この順序で含む一連の工程中、前記(4)の工程において、酸化溶液とHF溶液の繰り返し処理により前記酸素イオン注入層を除去することを特徴とする、貼り合わせウェーハの製造方法。
  2. 前記酸化溶液として、オゾン水または硝酸を使用することを特徴とする請求項1記載の貼り合わせウェーハの製造方法。
  3. 前記貼り合わせウェーハの各ウェーハ面の結晶方位が、(100),(110)または(111)のいずれかの組み合わせであることを特徴とする請求項1または2記載の貼り合わせウェーハの製造方法。


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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Sumco 貼り合わせウェーハの製造方法
JP2010135538A (ja) * 2008-12-04 2010-06-17 Sumco Corp 貼り合わせウェーハの製造方法
FR2960340B1 (fr) * 2010-05-21 2012-06-29 Commissariat Energie Atomique Procede de realisation d'un support de substrat
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
JP6524862B2 (ja) * 2015-08-27 2019-06-05 株式会社Sumco Soiウェーハの製造方法およびsoiウェーハ
JP6471650B2 (ja) * 2015-08-27 2019-02-20 株式会社Sumco Soiウェーハの製造方法およびsoiウェーハ
US11232974B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method of metal-free SOI wafer
US11798802B2 (en) 2022-02-11 2023-10-24 Globalwafers Co., Ltd. Methods for stripping and cleaning semiconductor structures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH05291543A (ja) 1992-04-15 1993-11-05 Fujitsu Ltd 半導体装置の製造方法
JPH07297377A (ja) * 1994-04-21 1995-11-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
JP2005005674A (ja) * 2003-05-21 2005-01-06 Canon Inc 基板製造方法及び基板処理装置
JP4828230B2 (ja) * 2004-01-30 2011-11-30 株式会社Sumco Soiウェーハの製造方法
JP2006184237A (ja) 2004-12-28 2006-07-13 Seiko Instruments Inc 電池電極端子部材及びこれを備えた電子時計
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer

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