JP2009065039A - 貼り合わせウェーハの製造方法 - Google Patents

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Abstract

【課題】表面ラフネスを効果的に改善できる貼り合わせウェーハの製造方法を提案する。
【解決手段】活性層用ウェーハと支持層用ウェーハを貼り合わせたのち、活性層用ウェーハを薄膜化することからなる貼り合わせウェーハの製造方法において、
活性層用ウェーハに酸素イオンを注入するに際し、該活性層用ウェーハの温度を200℃以下に保持した状態で、ドーズ量:5×1015〜5×1016atoms/cm2の条件で酸素イオンを注入する。
【選択図】図3

Description

本発明は、貼り合わせウェーハの製造方法に際し、特に酸素イオン注入層に起因した表面ラフネスの悪化や結晶欠陥の発生を効果的に防止しようとするものである。
一般的な貼り合わせウェーハの製造方法としては、酸化膜(絶縁膜)が形成された一枚のシリコンウェーハに、もう一枚のシリコンウェーハを貼り合わせ、この貼り合わせたシリコンウェーハの一方を研削・研磨してSOI層を形成する方法(研削研磨法)や、シリコンウェーハの内部に酸素イオンを打ち込んだのち、高温アニールを行うことによって、シリコンウェーハの内部に埋め込み酸化膜を形成し、該酸化膜の上部をSOI層とする方法(SIMOX)、SOI層側となるシリコンウェーハ(活性層用ウェーハ)の表層部に、水素イオン等を打ち込んでイオン注入層を形成したのち、支持基板用のシリコンウェーハと貼り合わせ、ついで熱処理により上記のイオン注入層で剥離することによって、SOI層を形成する方法(スマートカット法)等が知られている。
しかしながら、上記した方法のうち研削研磨法は、活性層の膜厚均一性に劣る(±30%以上)という問題があった。
また、酸素イオン注入を使った方法(SIMOX)の場合には、絶縁層を挟んで結晶方位の異なるSOI構造の製造ができないという問題があった。
上記の問題を解決するものとして、発明者らは先に、酸素イオン注入法と研削研磨法を組み合わせたプロセス、すなわち
「表面に絶縁膜を有しまたは有しない活性層用ウェーハを、直接、支持層用ウェーハと貼り合わせたのち、活性層用ウェーハを薄膜化することからなる貼り合わせウェーハの製造方法であって、
活性層用ウェーハに酸素イオンを注入して、活性層内に酸素イオン注入層を形成する工程、
活性層用ウェーハに対し、非酸化性雰囲気中にて1100℃以上の温度で熱処理を施す工程、
活性層用ウェーハと支持層用ウェーハとを貼り合わせる工程、
貼り合わせ強度を向上させるための熱処理工程、
貼り合わせウェーハの活性層用ウェーハ部分を、酸素イオン注入層の手前まで研削する工程、
活性層用ウェーハをさらに研磨またはエッチングして、酸素イオン注入層を露出させる工程、
貼り合わせウェーハを酸化処理して酸素イオン注入層の露出面に酸化膜を形成する工程、
この酸化膜を除去する工程、および
非酸化性雰囲気中にて1100℃以下の温度で熱処理を施す工程
の時系列的結合になることを特徴とする、貼り合わせウェーハの製造方法。」
を開発し、特許文献1において開示した。
この特許文献1に開示の方法により、活性層の膜厚均一性に優れ、また透過電子顕微鏡(TEM)による評価で比較的欠陥の少ない、直接貼り合わせウェーハの提供が可能になった。
特願2006−184237号明細書
しかしながら、上記特許文献1に開示の技術では、酸素イオン注入条件およびその後の熱処理条件が必ずしも最適化されてなく、研磨またはエッチングのStop層として働く酸素イオン注入層と最終製品の表面層との界面に凸凹が生じていた。
実際、特許文献1に従い、酸素イオンの注入を、加速電圧:150 keV、ドーズ量:5.0×1016atoms/cm2の一回の処理で行い、研磨またはアルカリエッチングにて酸素イオン注入層を露出させるまでに、1100℃以上の温度で熱処理を行った場合、得られる貼り合せウェーハの表面ラフネス(RMS値)は、RMS>0.6nm〔10μm×10μm〕となり、必ずしも良好とは言い難かった。
この原因は、高温での熱処理により注入酸素イオンがシリコンと反応し、不連続なSiO2粒子が形成されたことによるものと考えられる。
この現象による表面ラフネスの劣化を改善するためには、酸素イオン注入後、酸化性雰囲気中にて1300℃以上の高温で10時間以上の熱処理を行うことで、連続したSiO2層を形成させ方法が考えられる。しかしながら、このような高温・長時間の処理を行うには特殊な炉を使用する必要があるだけでなく、スリップ発生による歩留り低下など、コストアップが避けられないという問題があった。
本発明は、上記の問題を有利に解決するもので、特殊な炉などを必要とせず、また歩留り低下によるコストアップを招くことなしに、表面ラフネスを効果的に改善した貼り合わせウェーハの有利な製造方法を提案することを目的とする。
さて、発明者らは、上記の問題を解決すべく、特にイオン注入条件および酸素イオン注入層での研磨またはエッチStop条件について鋭意検討を重ねた結果、以下に述べる知見を得た。
(1) 比較的低温で酸素イオン注入を行い、ウェーハ表面近傍が酸素を多量に含んだSiアモルファス層になっていれば、アルカリエッチングStopはできないが、研磨Stopは可能である。
(2) 上記(1)の低温酸素イオン注入とした場合、得られるSiアモルファス層と表面Si層との界面は、従来の注入・熱処理で形成される界面と比較すると、格段に平滑となる。
(3) 1000℃以上の温度域に1hを超えて長時間保持すると、アモルファス層がSi結晶化し、一部はSiO2粒子に変化し、上記の界面が凸凹に成り易い。これを回避するには、1000℃以上の温度域での保持時間は1h以内とすることが有利である。
本発明は上記の知見に立脚するものである。
すなわち、本発明の要旨構成は次のとおりである。
1.活性層用ウェーハと支持層用ウェーハとを、絶縁膜を介して、または介さずに直接、貼り合わせたのち、活性層用ウェーハを減厚化することからなる貼り合わせウェーハの製造方法であって、
(1) 活性層用ウェーハに酸素イオンを注入する工程、
(2) 活性層用ウェーハの酸素イオン注入側の表面と支持層用ウェーハとを、直接または絶縁膜を介して貼り合わせる工程、
(3) 貼り合わせ強度を向上させるための熱処理工程、
(4) 貼り合わせウェーハの活性層用ウェーハを減厚化し、酸素イオン注入層を露出させる工程、
(5) 露出した上記酸素イオン注入層を除去する工程、および
(6) 活性層用ウェーハ部分の表面を平坦化及び/または薄膜化する工程
を含む一連の工程中、前記(1)の活性層用ウェーハへの酸素イオン注入工程において、該活性層用ウェーハの温度を200℃以下に保持した状態で、ドーズ量:5×1015〜5×1016atoms/cm2の条件で酸素イオンを注入することを特徴とする、貼り合わせウェーハの製造方法。
2.前記酸素イオン注入工程後、酸素イオン注入層を露出させる工程までの間において、酸素イオン注入層の1000℃以上の温度域における累積滞留時間を1h以内としたことを特徴とする上記1記載の貼り合わせウェーハの製造方法。
3.前記貼り合わせウェーハの各ウェーハ面の結晶方位が、(100),(110)または(111)のいずれかの組み合わせであることを特徴とする上記1または2記載の貼り合わせウェーハの製造方法。
本発明によれば、薄膜化後の膜厚均一性に優れ、かつ欠陥の発生が極めて少ないのはいうまでもなく、表面ラフネスが格段に向上した貼り合わせウェーハを、安定して得ることができる。
以下、本発明を具体的に説明する。
まず、本発明で対象とする貼り合わせウェーハ基板および図1に示すプロセスフローに従う本発明の各製造工程について具体的に説明する。
ウェーハ基板
貼り合わせウェーハを作製するには、活性層用ウェーハと支持層用ウェーハの2枚のシリコンウェーハを貼り合わせるわけであるが、本発明は、両ウェーハの貼り合わせに際し、絶縁膜(酸化膜)を介する場合は勿論のこと、かような絶縁膜を介さずに直接貼り合わせる場合にも適用することができる。
なお、貼り合わせウェーハとしては、貼り合せに適した表面ラフネスが良好なものであれば、ドーパントの種類、濃度および酸素濃度などは限定されない。ただし、欠陥をより低減するためには、COPがないまたは少ないウェーハが好ましい。ここに、COPの低減には、CZ引き上げ条件を最適化してCOPを少なくする方法、ウェーハ鏡面加工後還元雰囲気中で1000℃以上の高温熱処理を施す方法、ウェーハ上にCVDなどでSiをエピタキシャル成長させる方法などを適用することができる。
(1) 活性層用ウェーハに酸素イオンを注入する工程
本発明において、酸素イオン注入時の加速電圧は、最終製品の活性層厚さに応じて適宜選択することができ、特に限定されることはない。従って、通常の酸素イオン注入機の加速電圧:100〜300keV程度で行えばよい。
酸素イオン注入時のドーズ量は5×1015〜5×1016atoms/cm2の範囲とする必要がある。というのは、酸素イオン注入時のドーズ量が5×1015atoms/cm2に満たないと、酸素原子を含んだSiアモルファス層が十分に形成されず、的確に研磨Stopを行うことができない。一方、5×1016atoms/cm2超では、表面層が全てアモルファスになり、表面活性層が単結晶にならない。
また、このイオン注入時における基板温度は200℃以下とする必要がある。200℃超えではアモルファス層が十分に形成されない。好ましくは室温(約20℃)以上 100℃以下である。なお、室温以下でも実施は可能であるが、そのためには、ウェーハを強制的に冷却する機能を注入機に付加する必要がある。
なお、酸素イオン注入を複数回の分割注入とし、その間に洗浄を行ってもよい。
洗浄方法としては、パーティクル除去能力に優れたSC1、HF、O3および有機酸による洗浄などが好適である。
また、本発明では、酸素イオン注入後、貼り合わせ前の段階で、1100℃以下の温度で熱処理を施すことが好ましい。
この時、還元雰囲気中で処理することにより、酸素イオン注入時に最表面近傍に注入された酸素を、熱処理により外方拡散させて酸素濃度を下げ、貼りあわせ強化熱処理時の最表面近傍の酸素析出物を抑制することに寄与し、その結果、欠陥密度のさらなる低減が可能となる。還元雰囲気としては、ArやH2またはその混合雰囲気などが有利に適合する。
図2(a),(b)に、従来条件および本発明条件に従って酸素イオンを注入したのち、熱処理を施したウェーハの、貼り合わせ前における断面TEM写真を比較して示す。
なお、酸素イオン注入条件および熱処理条件は、それぞれ次のとおりである。
・従来条件
酸素イオン注入処理 加速電圧:200keV、ドーズ量:2×1017atoms/cm2、基板温度:450℃
熱処理 1200℃,2h
・本発明条件
酸素イオン注入処理 加速電圧:200keV、ドーズ量:2×1016atoms/cm2
基板温度:室温
熱処理 1000℃,1h
同図より明らかなように、従来条件では、連続したSiO2層が観察され、貼り合せ後の表面層表面に相当するイオン注入層と表面層との界面での凸凹の発生が避けられない。
これに対し、本発明条件では、明確なSiO2層が見られず、イオン注入層と表面層の界面は平滑であった。
(2) 活性層用ウェーハと支持層用ウェーハを貼り合わせる工程
ついで、活性層用ウェーハと支持層用ウェーハとを貼り合わせるが、この貼り合わせに際しては、絶縁膜を介してもよいし、絶縁膜を介さずに直接、貼り合わせることもできる。
絶縁膜を介して貼り合わせを行う場合、絶縁膜としては酸化膜(SiO2)、窒化膜(Si3N4)などが好適である。また、成膜方法としては、酸化雰囲気や窒素雰囲気中での熱処理(熱酸化、熱窒化)、CVDなどが好適である。熱酸化としては、酸素ガスの他、水蒸気を使ったWet酸化なども使用することができる。
さらに、絶縁膜は、酸素イオン注入前に表面側基板に成膜しても良いし、注入後でも良い。但し、注入後に成膜する場合にはアモルファスの結晶化が進みにくい1000℃以下の温度で成膜することが必要である。
また、絶縁膜の成膜は、活性層用ウェーハまたは支持層用ウェーハあるいは活性層用および支持層用の両ウェーハに対して行うことができる。
また、貼り合わせの前には、パーティクルによるボイドの発生を抑制するため、洗浄処理を施すことが有利である。
洗浄方法として、一般的なシリコンウェーハ洗浄方法である、SC1+SC2、HF+O3、有機酸またはその組み合わせなどが有効である。
さらに、1000℃以下の貼り合せ温度では貼り合せ強度が十分ではなく、貼り合わせ後の研削・研磨工程の条件(圧力・速度)によっては、剥がれる危険性が懸念される場合には、貼り合せ強度を高めるために、貼り合わせ前のシリコン表面を、酸素・窒素・He・H2・Arまたはその混合雰囲気を使ったプラズマによる活性化処理を施すことが有利である。
なお、直接貼り合わせの場合、貼り合わせ面に吸着したH2Oがその後の熱処理でSiO2に変化し、貼り合わせ界面に存在するため、貼り合わせ面のHF洗浄を行い、疎水面貼り合わせを行って、SiO2を抑制する方法を行ってもよい。これにより、界面での酸化物を低減することができ、デバイス特性の改善につながる。
(3) 貼り合わせ強度向上のための熱処理工程
貼り合せ強度を高めるために行うこの熱処理は、結合強度を十分上げるために、1000℃以上の温度で処理するが、保持時間は1h以内とすることが好ましい。雰囲気については特に制限されないが、次工程の研削工程でのウェーハ裏面保護のために、酸化雰囲気として、150nm以上の酸化膜をつけることが好ましい。
(4) 活性層用ウェーハを減厚化し、酸素イオン注入層を露出させる工程
・研削
貼り合わせウェーハの活性層用ウェーハの研削は、機械式の加工で実施される。この研削では、酸素イオン注入層の表面側に活性層用ウェーハの一部を残す。残される活性層用ウェーハの一部の膜厚は限定されない。
次工程での研磨工程時間を短縮するために、酸素イオン注入層の直前まで研削することが好ましいが、研削装置の精度、研削によるダメージ深さ(約2μm)を考慮すると、残膜Si厚さは3〜10μm 程度とするのが好ましい。
・研磨
引き続き、活性層用ウェーハをさらに研磨して、酸素イオン注入層を露出させる。
この研磨法(研磨Stop)においては、砥粒濃度が1質量%以下の研磨剤を供給しながら行うことが好ましい。かような研磨液としては、砥粒(例えばシリカ)濃度が1質量%以下のアルカリ性溶液が挙げられる。なお、アルカリ性溶液としては、無機アルカリ溶液(KOH,NaOH等)、有機アルカリ溶液(例えば、アミンを主成分とするピペラジンやエチレンジアミン等)またはこれらの混合溶液などが好適である。
この研磨法は、砥粒濃度が1質量%以下であることもあって、砥粒による機械的な研磨作用はほとんどなく、化学的な研磨作用が優先される。そして、このアルカリ性溶液による化学的な研磨作用により、活性層用ウェーハの一部(Si層)が研磨される。アルカリ性溶液は、Si/(酸素原子を含んだSiアモルファス層)のエッチングレート比が高いため、活性層用ウェーハの一部であるSi層は効率よく研磨することができるが、酸素原子を含んだSiアモルファス層は殆ど研磨されない。従って、研磨装置の機械的精度が十分でなくても、酸素イオン注入層はほとんど研磨されずに、Si層のみが研磨される結果、酸素イオン注入層を均一に露出させることができる。
特に、研磨前にSiをエッチングすることで、テラス(2枚のウェーハが貼り合わない最外周1〜3mmの領域)と貼り合わせ領域境界がスムースになり、パーティクルの発生が抑制される。なお、研磨前にテラス部のみを研磨してもよい。
ここに、上記(1)の活性層用ウェーハに酸素イオンを注入する工程から、上記(4)の研磨により酸素イオン注入層を露出させる工程までの間に熱処理を施すに際しては、1000℃以上の温度域における累積滞留時間を1h以内とすることが好ましい。というのは、1000℃以上の温度域における滞留時間が1hを超えると、酸素イオン注入時に形成された酸素原子を含んだSiアモルファスが再結晶化するおそれがあるからである。
なお、上記した熱処理時における処理温度が1000℃以下であれば、処理時間については特に制限されない。
(5) 酸素イオン注入層の除去工程
露出した酸素イオン注入層は、酸素原子を含んだSiアモルファス、一部再結晶化したSiおよびSiO2からなる。除去方法として、エッチング法、酸化+エッチング法、研磨などが適用できる。
・エッチング法
酸素イオン注入層は、完全なSiO2層となるための酸素ドーズ量・熱処理が十分ではない条件を選択しているため、エッチングにはSiO2を除去するHF溶液、Siを除去するアルカリ溶液、またはSiを酸化するSC1溶液やオゾン溶液と酸化して生成したSiO2を除去するHF溶液とを交互に行うなどのエッチング条件が好ましい。
いずれにしても、HF溶液を使用し、HF溶液に浸漬した後、SiO2除去の目安となる、ウェーハ表面全体が撥水面になるまで、酸化+HFを繰り返し行うことが好ましい。
・酸化法
この方法は、酸素イオン注入層の露出面に所定厚さの酸化膜を形成する工程と、この酸化膜を除去する工程からなる。
この酸化処理は、酸化性雰囲気中で行えばよく、処理温度は特に限定されないが、好適には600〜1000℃の酸化性雰囲気である。
但し、酸素イオン注入層のアモルファスが再結晶化されることで発生するSiO2粒子に起因した表面ラフネスの劣化を抑制するためには、低温で処理することが好ましく、600〜900℃がより好ましい。
低温で酸化処理を行う場合、酸化膜成長速度を大きくするために、H2O蒸気を使ったWet酸化やHClガスを含んだ酸化性ガス処理の塩酸酸化を適用することができ、高いスループットを得るためにより好ましい。
酸化膜の厚さは、特に限定されるものではないが、酸素イオン注入層に結晶欠陥層が存在する場合には、その厚さ以上とすることが好ましく、本発明の酸素イオン注入条件においては、100〜500nm程度とすることが好ましい。酸化膜の厚さが100nm未満では、本発明の酸素イオン注入条件ではSiアモルファス層を十分に除去することができず、一方500nm超では、酸化膜の面内均一性の崩れにより、活性層膜厚均一性が劣化する。
この酸化膜を除去するには、HF液による洗浄でもよいし、水素ガスやArガスまたはHFを含むガスを使ったアニールによるエッチングでもよい。ここに、上記の酸化処理および除去処理は、複数回行ってもよい。これにより、平坦化された表面粗さを維持したまま、活性層の一層の薄膜化が可能となる。
酸化膜を除去した後に、例えば有機酸とフッ酸との混合液に貼り合わせウェーハを浸積して、貼り合わせウェーハの表面に付着するパーティクルおよび金属不純物を除去することは有利である。
(6) 活性層用ウェーハ表面の平坦化及び/または薄膜化工程
酸素イオン注入層除去後の貼り合わせウェーハ表面は、鏡面研磨と比較すると荒れているため、平坦にする必要がある。
平坦化方法としては、還元雰囲気中での熱処理、研磨およびSiエッチングができるガス・イオン・ラジカルなどからなるガスエッチングなどが適用できる。
・研磨法
貼り合わせ表面を極僅か研磨してラフネスを改善する。研磨代は10〜500nm程度とするのが好ましい。10nm未満では十分にラフネスが改善できず、一方500nm超えでは活性層の膜厚均一性が劣化する。この処理により、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
・還元雰囲気熱処理
Ar、H2またはその混合雰囲気中で熱処理することにより、貼り合わせウェーハ表面のラフネスを改善する。処理温度は1000℃以上1300℃以下程度とすることが好ましい。処理時間については低温ほど長時間とする必要があり、1000〜1200℃では1〜2h程度、1200〜1250℃では10〜30min程度、1250以上では1〜5min程度とすることが好ましい。上記の温度および時間を超えて高温・長時間熱処理にすると、還元雰囲気のエッチング作用により活性層の面内均一性が劣化するおそれがある。
本発明では、貼り合せ後、酸素イオン注入層除去までの熱処理が、1000℃以上の温度域における累積滞在時間が1h以内に制限されるため、必ずしも十分な貼り合せ強度が得られるとは限らない。よって、酸素イオン注入層除去後に貼り合せ強度が改善される1100℃以上の温度での平坦化処理は、より好ましい。
貼り合せ前処理でプラズマなどによる表面活性化を施した場合は、必ずしも1100℃以上の熱処理は必要ない。
熱処理炉としては、複数枚を同時に処理できる抵抗加熱型の縦型炉または一枚毎処理するランプ加熱式のRTA(高速昇降温炉)などが好適である。特に1200℃以上の処理ではRTAが有効である。
そして、上記の熱処理により、研磨法の場合と同様に、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
この熱処理により生じた表面酸化膜の除去は、HF液による洗浄でもよいし、水素ガスやArガスまたはHFを含むガスを使ったアニールによるエッチングを用いてもよい。
かくして、膜厚均一性に優れ、かつ欠陥が少なく、しかも表面ラフネスが格段に向上した貼り合わせウェーハを得ることができる。
さらに、本発明によれば、結晶方位の異なるシリコンウェーハを直接貼り合わせた(例えば、110結晶と100結晶の貼り合わせや111結晶と100結晶の貼り合わせ等)貼り合わせウェーハを作製することも可能である。
実施例1
CZ法により育成され、ボロンがドーパントとされたシリコンインゴットからスライスした直径:300mmのシリコンウェーハを2枚準備した。2枚のうち一方のシリコンウェーハの結晶方位は(100)であり、これを活性層用ウェーハとした。また、他方のシリコンウェーハの結晶方位を(110)とし、これを支持層用ウェーハとした。
(100)ウェーハに対し、酸化雰囲気中にて1000℃,3hの処理を施し、厚さ:150nmの酸化膜を成膜した。
次に、活性層用ウェーハである(100)ウェーハの表面から、酸素イオン注入を加速電圧:200 keVで実施した。この際、基板温度を室温から200℃未満とし、ドーズ量を1×1015〜1×1017atoms/cm2の範囲で変化させた。
その結果、活性層用ウェーハの表面から約450nmの深さ位置に酸素イオン注入層が形成された。
ついで、両ウェーハにHF+オゾン洗浄を施し、貼り合せ面上のパーティクルを除去した後、両ウェーハを貼り合わせた。
その後、貼り合わせ界面を強固に結合するための貼り合わせ熱処理を行った。熱処理条件は、酸化性ガス雰囲気中で950℃、1時間とし、貼り合せウェーハ表裏面に約150nm厚の酸化膜をつけ、後加工時の裏面保護膜とした。
次に、研削装置を用いて、貼り合わせウェーハの活性層用ウェーハを、その表面から所定の厚さ分だけ研削した。すなわち、酸素イオン注入層の表面側に活性層用ウェーハの一部(膜厚略5μm)だけを残す研削処理を施した。
ついで、砥粒(シリカ)濃度が1質量%以下の砥粒を含む研磨剤を供給しながら、研削後の貼り合わせウェーハの表面を研磨し、酸素イオン注入層を露出させた。研磨剤としては、砥粒濃度が1質量%以下であるアルカリ性溶液を使用した。このアルカリ性溶液は、有機アルカリ溶液であり、アミンを主成分としたもの(例えばピペラジン、エチレンジアミン等)である。
なお、得られた酸素イオン注入層は、貼り合わせウェーハの面内に均一に形成されており、その結果、面内に均一に形成された酸素イオン注入層が露出することが確認された。
その後、貼り合わせウェーハに対し、酸化性雰囲気中にて、温度:950℃、0.5時間のウェット酸化処理を施した。その結果、酸素イオン注入層の露出面に所定厚さの酸化膜が形成され、酸素原子を含んだSiアモルファス層が全て酸化膜(SiO2)になった。次に、この酸化膜をHFエッチング(HF液組成:10%、温度:20℃)により除去した。これにより、酸化膜除去後、露出した活性層の厚さが面内にて均一化され、かつ薄膜化された。
次に、貼り合わせウェーハを以下の処理により洗浄した。まず、オゾン濃度が5ppmの溶存オゾン水溶液に、次に純水に対して有機酸としてクエン酸を0.06質量%混合した水溶液に、そしてフッ酸を0.05質量%添加した水溶液に、その後純水に対して有機酸であるクエン酸を0.6質量%添加した水溶液に、最後にオゾン濃度が5ppmの室温の溶存オゾン水溶液に、それぞれ浸漬した。処理時間は各々5分、温度は室温とした。この洗浄処理により、貼り合わせウェーハの表面から金属不純物およびパーティクルを除去した。
上記の洗浄後、アルゴンガス雰囲気中にて1100℃、2時間の熱処理を施して、貼り合わせウェーハを完成させた。
このようにして得られた活性層の膜厚は100〜200nmであり、面内での膜厚分布のばらつきは10〜20%以内であった。
実施例2
絶縁膜(酸化膜)を介さずに、(100)活性層用ウェーハと(110)支持層用ウェーハを貼り合せること以外は、実施例1と同じ条件で貼り合わせウェーハを作製した。
このようにして得られた活性層の膜厚は250〜350nmであり、面内での膜厚分布のばらつきは10〜20%以内であった。
次に、実施例1および実施例2で得られた貼り合わせウェーハの表面ラフネスについて調査した。測定はAFMとし、また評価視野は10×10μmとした。
得られた結果を図3に示す。また、図3には、比較のため、基板温度:450℃、ドーズ量:2×1017atoms/cm2という従来法に従う高温かつ高ドーズ量条件で酸素イオンの注入を行った場合についての調査結果も併せて示す。
同図より明らかなように、従来のように、酸素イオンの注入を高温かつ高ドーズ量で行った場合は、0.4nmを超える表面ラフネス(RMS)しか得られなかったの対し、本発明に従った場合には、酸化膜の有無にかかわらず、0.4nm未満の良好な表面ラフネス(RMS)を得ることができた。
本発明のプロセスフローを示す図である。 (a)は従来条件、また(b)は本発明条件に従って酸素イオンを注入後、熱処理を施したウェーハの断面TEM写真である。 各種イオン注入条件で作製した貼り合わせウェーハの表面ラフネスを示した図である。

Claims (3)

  1. 活性層用ウェーハと支持層用ウェーハとを、絶縁膜を介して、または介さずに直接、貼り合わせたのち、活性層用ウェーハを減厚化することからなる貼り合わせウェーハの製造方法であって、
    (1) 活性層用ウェーハに酸素イオンを注入する工程、
    (2) 活性層用ウェーハの酸素イオン注入側の表面と支持層用ウェーハとを、直接または絶縁膜を介して貼り合わせる工程、
    (3) 貼り合わせ強度を向上させるための熱処理工程、
    (4) 貼り合わせウェーハの活性層用ウェーハ部分を減厚化し、酸素イオン注入層を露出させる工程、
    (5) 露出した上記酸素イオン注入層を除去する工程、および
    (6) 活性層用ウェーハ部分の表面を平坦化及び/または薄膜化する工程
    を含む一連の工程中、前記(1)の活性層用ウェーハへの酸素イオン注入工程において、該活性層用ウェーハの温度を200℃以下に保持した状態で、ドーズ量:5×1015〜5×1016atoms/cm2の条件で酸素イオンを注入することを特徴とする、貼り合わせウェーハの製造方法。
  2. 前記酸素イオン注入工程後、酸素イオン注入層を露出させる工程までの間において、酸素イオン注入層の1000℃以上の温度域における累積滞留時間を1時間以内としたことを特徴とする請求項1記載の貼り合せウェーハの製造方法。
  3. 前記貼り合わせウェーハの各ウェーハ面の結晶方位が、(100),(110)または(111)のいずれかの組み合わせであることを特徴とする請求項1または2記載の貼り合わせウェーハの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135538A (ja) * 2008-12-04 2010-06-17 Sumco Corp 貼り合わせウェーハの製造方法
EP3447789B1 (de) 2011-01-25 2021-04-14 EV Group E. Thallner GmbH Verfahren zum permanenten bonden von wafern
SG192180A1 (en) 2011-04-08 2013-08-30 Ev Group E Thallner Gmbh Method for permanent bonding of wafer
SG193903A1 (en) * 2011-04-08 2013-11-29 Ev Group E Thallner Gmbh Method for permanent bonding of wafers
KR20200128205A (ko) * 2012-03-28 2020-11-11 가부시키가이샤 니콘 기판 접합 장치 및 기판 접합 방법
FR3028664B1 (fr) * 2014-11-14 2016-11-25 Soitec Silicon On Insulator Procede de separation et de transfert de couches
JP6473970B2 (ja) * 2015-10-28 2019-02-27 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP6749394B2 (ja) * 2015-11-20 2020-09-02 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. 滑らかな半導体表面の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH07226433A (ja) * 1993-12-17 1995-08-22 Sony Corp 半導体装置の製造方法
JPH07297377A (ja) * 1994-04-21 1995-11-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2005074033A1 (ja) * 2004-01-30 2005-08-11 Sumco Corporation Soiウェーハの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
US20030087503A1 (en) * 1994-03-10 2003-05-08 Canon Kabushiki Kaisha Process for production of semiconductor substrate
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US20050217560A1 (en) * 2004-03-31 2005-10-06 Tolchinsky Peter G Semiconductor wafers with non-standard crystal orientations and methods of manufacturing the same
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer
JP2006184237A (ja) 2004-12-28 2006-07-13 Seiko Instruments Inc 電池電極端子部材及びこれを備えた電子時計
CN100487885C (zh) * 2005-07-29 2009-05-13 上海新傲科技有限公司 一种绝缘体上硅的制作方法
JP4977999B2 (ja) 2005-11-21 2012-07-18 株式会社Sumco 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
JP2007227424A (ja) 2006-02-21 2007-09-06 Sumco Corp Simoxウェーハの製造方法
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Sumco 半導体基板の製造方法
JP2008016534A (ja) 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
JP2009176860A (ja) * 2008-01-23 2009-08-06 Sumco Corp 貼り合わせウェーハの製造方法
JP5365057B2 (ja) * 2008-04-11 2013-12-11 株式会社Sumco 貼り合わせウェーハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH07226433A (ja) * 1993-12-17 1995-08-22 Sony Corp 半導体装置の製造方法
JPH07297377A (ja) * 1994-04-21 1995-11-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2005074033A1 (ja) * 2004-01-30 2005-08-11 Sumco Corporation Soiウェーハの製造方法

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