JP6107709B2 - 貼り合わせsoiウェーハの製造方法 - Google Patents

貼り合わせsoiウェーハの製造方法 Download PDF

Info

Publication number
JP6107709B2
JP6107709B2 JP2014046098A JP2014046098A JP6107709B2 JP 6107709 B2 JP6107709 B2 JP 6107709B2 JP 2014046098 A JP2014046098 A JP 2014046098A JP 2014046098 A JP2014046098 A JP 2014046098A JP 6107709 B2 JP6107709 B2 JP 6107709B2
Authority
JP
Japan
Prior art keywords
oxide film
wafer
heat treatment
film thickness
soi wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014046098A
Other languages
English (en)
Other versions
JP2015170796A (ja
Inventor
阿賀 浩司
浩司 阿賀
徳弘 小林
徳弘 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2014046098A priority Critical patent/JP6107709B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to EP15762040.2A priority patent/EP3118889B1/en
Priority to US15/120,848 priority patent/US9793154B2/en
Priority to PCT/JP2015/000575 priority patent/WO2015136834A1/ja
Priority to CN201580011152.4A priority patent/CN106062923B/zh
Priority to SG11201606965QA priority patent/SG11201606965QA/en
Priority to KR1020167024278A priority patent/KR102173455B1/ko
Priority to TW104104853A priority patent/TWI573173B/zh
Publication of JP2015170796A publication Critical patent/JP2015170796A/ja
Application granted granted Critical
Publication of JP6107709B2 publication Critical patent/JP6107709B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Description

本発明は、イオン注入剥離法を利用する貼り合わせSOIウェーハの製造方法に関する。
近年、SOIウェーハの製造方法として、イオン注入したウェーハを接合後に剥離してSOIウェーハを製造する方法(イオン注入剥離法:スマートカット法(登録商標)とも呼ばれる技術)が新たに注目され始めている。このイオン注入剥離法は、二枚のシリコンウェーハの内、少なくとも一方に酸化膜を形成すると共に、一方のシリコンウェーハ(ボンドウェーハ)の上面から水素イオンまたは希ガスイオン等のガスイオンを注入し、該ウェーハ内部に微小気泡層(封入層)を形成させる。
その後、該イオンを注入した方の面を酸化膜を介して他方のシリコンウェーハ(ベースウェーハ)と密着させ、その後熱処理(剥離熱処理)を加えて微小気泡層を劈開面として一方のウェーハ(ボンドウェーハ)を薄膜状に剥離し、さらに熱処理(結合熱処理)を加えて強固に結合してSOIウェーハとする技術である(特許文献1参照)。
この方法では、劈開面(剥離面)は良好な鏡面となり、SOI層の膜厚の均一性も高いSOIウェーハが比較的容易に得られる。
しかし、イオン注入剥離法によりSOIウェーハを作製する場合においては、剥離後のSOIウェーハ表面にイオン注入によるダメージ層が存在し、また表面粗さが通常の製品レベルのシリコンウェーハの鏡面に比べて大きなものとなる。したがって、イオン注入剥離法では、このようなダメージ層、表面粗さを除去することが必要になる。従来、このダメージ層等を除去するために、結合熱処理後の最終工程において、タッチポリッシュと呼ばれる研磨代の極めて少ない鏡面研磨(取り代:100nm程度)が行われていた。
ところが、SOI層に機械加工的要素を含む研磨をしてしまうと、研磨の取り代が均一でないために、水素イオンなどの注入、剥離によって達成されたSOI層の膜厚均一性が悪化してしまうという問題が生じる。
このような問題点を解決する方法として、タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになってきている。
例えば、特許文献2では、剥離熱処理後又は結合熱処理後に、SOI層の表面を研磨することなく、水素を含む還元性雰囲気下の熱処理(急速加熱・急速冷却熱処理(RTA:Rapid Thermal Annealing))を加えることが記載されている。
さらに、特許文献3では、剥離熱処理後(又は結合熱処理後)に、酸化性雰囲気下の熱処理によりSOI層に酸化膜を形成した後に該酸化膜を除去し、次に還元性雰囲気の熱処理(急速加熱・急速冷却熱処理(RTA処理))を加えることが記載されている。
また、特許文献4では、剥離後のSOIウェーハに、不活性ガス、水素ガス、あるいはこれらの混合ガス雰囲気下での平坦化熱処理の後に犠牲酸化処理を行うことにより、剥離面の平坦化とOSFの回避を同時に達成している。
このように、タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになったことによって、現在では、直径300mmでSOI層の膜厚レンジ(面内の最大値から最小値を引いた値)が3nm以下の優れた膜厚均一性を有するSOIウェーハが、イオン注入剥離法によって量産レベルで得られている。
また、近年の携帯型端末の普及に伴い、半導体デバイスの低消費電力化、微細化、高機能化が必要となっており、デザインルールで22nm世代以降の有力な候補として、SOIウェーハを用いた完全空乏型のデバイス開発が行われている。この完全空乏型デバイスでは、SOI層の膜厚が10nm程度と非常に薄くなることに加えて、SOI層の膜厚分布がデバイスの閾値電圧に影響することから、SOI層の面内膜厚分布として、面内の膜厚レンジが1nm以下となる程度の均一性が求められている。
更に、近年、通常はベースウェーハとの絶縁に用いる埋め込み酸化膜層(以下では、BOX膜とも呼ぶ)にバイアスを掛けることで、デバイスの閾値電圧を制御することが提案されており、この場合にはBOX膜厚を薄くしたThin BOX型のSOIウェーハを製造する必要が有り、且つBOX膜厚の面内分布に関しても高均一(具体的には膜厚レンジが1nm以下)にする必要がある。
このようなThin BOX型の薄膜SOIウェーハを製造する方法に関し、SOI層膜厚分布の均一化については、イオンインプラを多段にする方法や、イオンインプラの多段に加えてSOI層剥離後の酸化処理において、降温酸化(降温中に酸化膜を成長させる方法)を実施することでインプラ深さによるSOI層膜厚分布と酸化による面内取り代を相殺させる方法を行うことで膜厚レンジ1nm以下を達成している(特許文献5参照)。
また、特許文献6には、SOIウェーハの埋め込み酸化膜の厚さを減ずる処理として、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で熱処理を行うことが記載されている。
特開平5−211128号公報 特開平11−307472号公報 特開2000−124092号公報 国際公開第2003/009386号 特開2013−125909号公報 特開2010−141127号公報
一方、BOX膜厚の面内均一性については、Thin BOX型の薄膜SOIウェーハを試作し、SOI層の面内膜厚レンジの工程内推移を調査した結果、SOI層剥離後に行う平坦化熱処理の還元性雰囲気の熱処理において、BOX膜厚の面内分布が悪化してしまうことが分かった。還元性の雰囲気によるBOX膜厚分布の悪化については、BOX膜内のSiOから酸素が還元されて、BOX膜厚が減少する際の還元作用が面内で異なることで、面内膜厚分布が形成されることによる。
このようなBOX膜厚の還元作用によってBOX膜厚の面内分布が発生する要因としては、還元性熱処理工程中の昇降温中及び高温保持中の面内の温度分布や、還元されて外方拡散した酸素の気圧の分布などによるが、縦型炉のバッチ式熱処理炉においては同心円形状の分布になりやすいことが挙げられる。
これは、バッチ式の熱処理炉においては、熱源となるヒーターにウェーハ外周部が近く、ウェーハ中心部と外周部で温度差が生じやすいことや、プロセスガスがボートとチューブの間を流れるため、ウェーハ中心部と外周部で酸素分圧が生じやすいことなどが原因と推測される。このような還元性雰囲気下の熱処理(還元性熱処理)によるBOX膜厚分布のバラツキは、BOX膜の厚さにかかわらず発生するが、特にThin BOX型の薄膜SOIウェーハでは、より高い均一性が求められるため、大きな問題となってくる。
本発明は前述のような問題に鑑みてなされたもので、SOI層剥離後に行う還元性熱処理によって発生する埋め込み酸化膜厚の面内分布のバラツキを抑制することができる貼り合わせSOIウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明によれば、シリコン単結晶からなるボンドウェーハとベースウェーハの少なくとも一方のウェーハの表面にシリコン酸化膜を熱酸化処理により形成し、該ボンドウェーハの表面に水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、該ボンドウェーハのイオン注入した表面と前記ベースウェーハの表面とを、前記シリコン酸化膜を介して貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより貼り合わせSOIウェーハを製造する方法において、前記シリコン酸化膜を、バッチ式熱処理炉を使用して、少なくとも昇温中での熱酸化と降温中での熱酸化のいずれか一方を含む前記熱酸化処理を行うことにより、剥離後の前記貼り合わせSOIウェーハの埋め込み酸化膜が同心円形状の酸化膜厚分布となるように形成し、さらに、前記ボンドウェーハの剥離後の前記貼り合わせSOIウェーハに還元性熱処理を行うことにより、前記埋め込み酸化膜の膜厚レンジを前記還元性熱処理前の膜厚レンジよりも小さくすることを特徴とする貼り合わせSOIウェーハの製造方法を提供する。
ボンドウェーハ剥離後の貼り合わせSOIウェーハに還元性熱処理を行った場合、埋め込み酸化膜厚は同心円形状の面内分布となりやすい。従って、このように還元性熱処理によって形成される埋め込み酸化膜厚の面内分布を相殺するような面内分布を、シリコン酸化膜形成時に形成することで、均一性の良好な貼り合わせSOIウェーハを確実に得ることができる。
このとき、前記還元性熱処理後の前記埋め込み酸化膜の膜厚レンジを1.0nm以下にすることができる。
本発明の方法であれば、確実にこのような良好な膜厚レンジを有するSOIウェーハを得ることができる。
またこのとき、前記還元性熱処理を100%アルゴンガス雰囲気又は100%水素ガス雰囲気、あるいはこれらの混合ガス雰囲気下で行うことができる。
本発明の方法において、上記のガス雰囲気下で還元性熱処理を実施することが好適である。
このとき、前記同心円形状の酸化膜厚分布を凹形状の分布に形成することができる。
ボンドウェーハの剥離後の貼り合わせSOIウェーハの還元性熱処理において、埋め込み酸化膜の膜厚分布は同心円状の凸形状になりやすいため、予め、埋め込み酸化膜の膜厚分布を凹形状としておくことで膜厚分布のバラツキを相殺でき、埋め込み酸化膜の均一性が良好な貼り合わせSOIウェーハをより確実に得ることができる。
本発明のSOIウェーハの製造方法であれば、SOI層剥離後に行う還元性熱処理によって発生する埋め込み酸化膜厚の面内分布のバラツキを抑制することができる。
本発明の貼り合わせSOIウェーハの製造方法の工程フロー図である。 BOX膜厚分布が凹状になるようにシリコン酸化膜を形成した場合(実施例)の、本発明の貼り合わせSOIウェーハの製造方法の工程フロー図である。 比較例における貼り合わせSOIウェーハの製造方法の工程フローの簡略図である。
上述のように、ボンドウェーハ剥離後の還元性熱処理によって、埋め込み酸化膜(BOX膜)の面内膜厚分布が悪化するという問題がある。
そこで、本発明者等は鋭意検討を重ねた結果、還元性熱処理によって形成される埋め込み酸化膜厚の面内分布を相殺するような面内分布を、シリコン酸化膜形成時に形成することで、埋め込み酸化膜の均一性が高い貼り合わせSOIウェーハを確実に得られることに想到した。
更に、本発明者等は、シリコン酸化膜形成時に、バッチ式熱処理炉内で、少なくとも昇温中での熱酸化と降温中での熱酸化のいずれか一方を含む熱酸化処理を行うことにより、還元性熱処理により形成される面内分布の悪化を相殺できることに想到し、本発明を完成させた。
以下、本発明について詳細に説明する。
本発明におけるSOIウェーハを製造する方法は、イオン注入剥離法を用いる。図1は、イオン注入剥離法を用いた本発明の貼り合わせSOIウェーハの製造方法の工程フロー図を示す。
まず、図1の工程(a)では、ボンドウェーハと支持基板となるベースウェーハとして例えば鏡面研磨されたシリコン単結晶ウェーハを用意する。
次に、図1の工程(b)では、バッチ式熱処理炉を使用して、熱酸化処理によりボンドウェーハにシリコン酸化膜を形成する。このシリコン酸化膜は、ベースウェーハのみに形成してもよいし、両ウェーハに形成してもよい。
本発明において、このシリコン酸化膜を形成する熱酸化処理工程では、少なくとも昇温中での熱酸化と降温中での熱酸化のいずれか一方を含む熱酸化処理を行うことで、剥離後の貼り合わせSOIウェーハの埋め込み酸化膜が同心円形状の酸化膜厚分布となるようにシリコン酸化膜を形成する。
バッチ式熱処理炉では、降温時に熱酸化処理を行うと凸形状の酸化膜厚分布が面内で形成されやすい。これは、バッチ式熱処理炉の降温中にはシリコン単結晶ウェーハ外周部の方が中央部よりも放熱しやすく、相対的に低温になることによる。したがって、降温中に酸化処理すれば、シリコン酸化膜(剥離後のBOX膜)の面内分布を同心円状の凸形状にできる。
更に、降温酸化によって形成される凸形状の大きさは、降温酸化する際の温度が高く、初期温度と酸化終了までの温度差が大きく、温度勾配が強く、バッチ内の上面のウェーハとの隙間の大きさ(スロット間隔)が狭いほど中心部と外周部での膜厚差が大きくなる。従って、これらのパラメーターを適切に選択することで所望の面内分布を持った凸状の酸化膜が得られる。またこのとき、必要に応じて等温保持中の酸化を組み合わせても良い。
逆に、昇温時に酸化処理を行うと同心円状の凹形状の酸化膜厚分布を面内で形成することができる。昇温はウェーハの周辺部から高温化されるためである。このときも、上述したように、昇温酸化する際の温度、温度差、温度勾配、スロット間隔等のパラメーターを適切に選択することで所望の面内分布を持った凹状の酸化膜が得られる。またこのときも、必要に応じて等温保持中の酸化を組み合わせて良い。
このように、同心円状の凸形状の酸化膜厚分布は、昇温酸化を行わずに降温酸化のみを行い、必要に応じて等温保持中の酸化を組み合わせることによって形成することができ、同心円状の凹形状の酸化膜厚分布は、降温酸化を行わずに昇温酸化のみを行い、必要に応じて等温保持の酸化を組み合わせることによって形成することができる。また、昇温酸化と降温酸化を適宜組み合わせれば、所望の同心円状の膜厚分布を有する酸化膜を精度よく形成することができる。
次に、図1の工程(c)では、水素イオン、希ガスイオン等のガスイオンを注入して、ボンドウェーハの内部にイオン注入層を形成する。
次に、図1の工程(d)では、ボンドウェーハのイオン注入された側の表面とベースウェーハの表面とをシリコン酸化膜を介して密着させて貼り合わせる。
なお、貼り合わせる前に、ウェーハの表面に付着しているパーティクルおよび有機物を除去するため、両ウェーハに貼り合わせ前に洗浄を行ってもよい。
次に、図1の工程(e)では、イオン注入層を境界としてボンドウェーハを剥離させ、ベースウェーハ上に埋め込みシリコン酸化膜とSOI層を形成し、貼り合わせSOIウェーハを得る。
また図1には記載していないが、剥離工程(e)の後に犠牲酸化処理(熱酸化後、形成した熱酸化膜を除去)等を行い、イオン注入層のダメージ層を除去しても良い。
その後、図1の工程(f)では、還元性雰囲気下で熱処理(還元性熱処理)を行う。尚、本発明の還元性雰囲気とは、熱処理によりBOX内のSiOから酸素が還元されて、BOX膜厚が減少する現象が発生する雰囲気を意味しており、具体的には、100%アルゴンガス雰囲気や100%水素ガス雰囲気、あるいは、これらの混合ガス雰囲気等が好適な例として挙げられるが、これには限定されない。
イオン注入剥離法によりSOIウェーハを作製する際、剥離後の貼り合わせSOIウェーハに剥離面の平坦化やダメージ除去を目的とする還元性熱処理を行う場合、ウェーハの外周部の取り代が大きくなりやすいことから、還元性熱処理後のBOX膜厚分布は、通常は同心円状の凸形状になりやすい。もちろん、熱処理条件次第では同心円状の凹形状になる場合もある。
従って、本発明のように還元性熱処理後のBOX膜厚分布や還元性熱処理によるBOX膜厚の取り代の分布に応じて、BOX酸化時(熱酸化処理工程(b))の熱処理条件として、昇温酸化や降温酸化を適切に組み合わせることによって、還元性熱処理後のBOX酸化膜厚分布を均一化できる。
また、上述のように、還元性熱処理後のBOX膜厚分布は、通常は同心円状の凸形状になりやすいため、貼り合わせ前に形成するシリコン酸化膜の同心円形状の酸化膜厚分布を凹形状の分布に形成することが好ましい。
このようにすれば、均一性の高いBOX膜を有する貼り合わせSOIウェーハを容易に得られる。
図2に、貼り合わせ前の熱酸化処理工程(b)において、剥離工程(e)後のBOX膜厚分布が凹状になるようにシリコン酸化膜を形成した場合の本発明の製造方法を示す。
この場合、図2の(b)に示すように、シリコン単結晶からなるボンドウェーハ10に同心円状の凹形状の膜厚分布を有するシリコン酸化膜11が形成される。
そしてこのように、熱酸化処理工程(b)にて凹形状のシリコン酸化膜厚分布を形成した場合、図2の(e)に示すように、剥離工程(e)後、ベースウェーハ12とSOI層14との間に同心円状の凹形状の埋め込み酸化膜(BOX膜)13を有する貼り合わせSOIウェーハ15が得ることができる。
そして、図2の(e)で得られた貼り合わせSOIウェーハ15に還元性熱処理工程(f)を施すと、この還元性熱処理で形成されるはずの凸形状のBOX膜厚分布が、予め形成されている凹形状のBOX膜厚分布により相殺され、還元性熱処理による均一性の悪化を抑制することができる。その結果、図2の(f)に示すように、BOX膜の均一性が高い貼り合わせSOIウェーハを得ることができる。
図2では、還元性熱処理で形成されるBOX膜厚分布が凸形状となることを前提として説明したが、還元性熱処理で形成されるBOX膜厚分布が凹形状となる場合、熱酸化処理工程(b)にて、剥離後のBOX膜厚分布が凸状になるようにシリコン酸化膜11を形成すればよい。
また、本発明では、還元性熱処理後の埋め込み酸化膜(BOX膜)の膜厚レンジを1.0nm以下にすることができる。
このような製造方法であれば、近年、Thin BOX型の薄膜SOIウェーハに要求されているBOX膜厚レンジ1nm以下を十分に満たし、更には、0.5nm以下をも満たした、より均一性の高い貼り合わせSOIウェーハを得ることができる。
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例)
直径300mmのシリコン単結晶からなるボンドウェーハのみにシリコン酸化膜(剥離後にBOX膜となるシリコン酸化膜)を厚さ30nmで作製後(図1の(b))、水素イオン注入を行った(図1の(c))。
シリコン酸化膜の形成は、バッチ式熱処理炉を使用して、900℃〜950℃の昇温中及び、950℃での等温保持中において酸素ガスを導入して、ドライ酸化の昇温酸化を行った。また、昇温酸化の効果を高めるため、900℃〜950℃の昇温酸化中の昇温レートを1℃/minとした。(尚、酸化炉へのウェーハ投入時の温度は600℃で、600℃〜900℃の昇温レートは5℃/minとした。)
昇温酸化後のシリコン酸化膜の面内分布は面内レンジで0.8nm、分布は、図2の(b)のように、外周部が中心部より厚い凹形状の同心円形状分布であった。
水素イオン注入は2回分割注入とし、1回目の注入としてH、30keV、2.6e16cm−2、注入角度0度、ノッチオリエンテーション角度0度の注入を、2回目の注入としてH、30keV、2.6e16cm−2、注入角度0度、ノッチオリエンテーション角度90度で注入を行った。
水素イオン注入後、ベースウェーハと貼り合わせ(図1の(d))、500℃で30分の窒素雰囲気熱処理により、水素イオン注入層で剥離した(図1の(e))。剥離直後のSOI層の膜厚は330nmであった。
その後、900℃のパイロジェニック酸化処理を行って剥離面に250nmの熱酸化膜(犠牲酸化膜)を形成した後、形成された酸化膜を10%HF水溶液で除去することによって、イオン注入のダメージ層を除去した。
その後、表面を平坦化するため、1200℃で1時間、100%Ar雰囲気の還元性熱処理を行った(図1の(f))。
還元性熱処理後のBOX膜厚は25nmまで薄膜化され、BOX膜厚面内分布は膜厚レンジ:0.4nmと還元性熱処理前よりも改善され、図2の(f)のようなBOX膜の均一性が高い貼り合わせSOIウェーハを得た。
更にその後、950℃のパイロジェニック酸化処理を行って400nmの熱酸化膜(犠牲酸化膜)を形成した後、形成された熱酸化膜を10%HF水溶液で除去して、10nm(±0.5nm)のSOI層を作製した。この犠牲酸化膜除去後(薄膜化後)のBOX膜厚は、還元性熱処理後と同じくBOX膜の均一性が高く良好な貼り合わせSOIウェーハであった。
(比較例)
従来のように一定温度950℃によるボンドウェーハの酸化を行ったこと以外、実施例と同様な条件で貼り合わせSOIウェーハを作製した。
このとき、図3の(b)に示すように、ボンドウェーハ110表面のシリコン酸化膜111の面内分布は均一な分布であった。また、シリコン酸化膜111の面内分布は面内レンジで0.2nmであった。(尚、熱酸化処理炉へのウェーハ投入温度は600℃で、600℃〜950℃の昇温レートは5℃/minとし、950℃に達した後に酸素ガスを導入して、一定温度でドライ酸化を行った。)
その後、実施例と同様に熱処理による剥離を行い貼り合わせSOIウェーハ115を作製したが、この時点ではベースウェーハ112とSOI層114の間のBOX膜113の膜厚の面内分布は、図3の(e)に示すように均一であった。
その後、実施例と同様の還元性熱処理を行ったところ、BOX膜113の膜厚面内分布は膜厚レンジ:1.1nmと還元性熱処理前よりも悪化し、図3の(f)のように、同心円状の凸形状の面内分布となってしまった。
更にその後、950℃のパイロジェニック酸化処理を行って400nmの熱酸化膜(犠牲酸化膜)を形成した後、形成された熱酸化膜を10%HF水溶液で除去して、10nm(±0.5nm)のSOI層を作製した。
このときのBOX膜の膜厚レンジも1nmを超えてしまっていた。
上記実施例、比較例のシリコン酸化膜形成条件、イオン注入剥離条件、還元性熱酸化処理条件、犠牲酸化処理条件、及び結果を表1に示す。
Figure 0006107709
表1により、実施例ではBOX膜厚分布が膜厚レンジで0.5nmを下回り良好な面内分布が得られたのに対し、比較例では1.1nmとなり近年のBOX膜厚レンジ1nm以下という要求を満たす面内分布が得られないことが判った。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
10…ボンドウェーハ、 11…シリコン酸化膜、
12…ベースウェーハ、 13…埋め込み酸化膜(BOX膜)、
14…SOI層、 15…貼り合わせSOIウェーハ。

Claims (3)

  1. シリコン単結晶からなるボンドウェーハとベースウェーハの少なくとも一方のウェーハの表面にシリコン酸化膜を熱酸化処理により形成し、該ボンドウェーハの表面に水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、該ボンドウェーハのイオン注入した表面と前記ベースウェーハの表面とを、前記シリコン酸化膜を介して貼り合わせた後、前記イオン注入層で前記ボンドウェーハを剥離することにより貼り合わせSOIウェーハを製造する方法において、
    前記シリコン酸化膜を、バッチ式熱処理炉を使用して、少なくとも昇温中での熱酸化と降温中での熱酸化のいずれか一方を含む前記熱酸化処理を行うことにより、剥離後の前記貼り合わせSOIウェーハの埋め込み酸化膜が同心円形状で凹形状又は凸形状の酸化膜厚分布となるように形成し、
    さらに、前記ボンドウェーハの剥離後の前記貼り合わせSOIウェーハに還元性熱処理を行うことにより、前記埋め込み酸化膜の膜厚レンジを前記還元性熱処理前の膜厚レンジよりも小さくすることを特徴とする貼り合わせSOIウェーハの製造方法。
  2. 前記還元性熱処理後の前記埋め込み酸化膜の膜厚レンジを1.0nm以下にすることを特徴とする請求項1に記載の貼り合わせSOIウェーハの製造方法。
  3. 前記還元性熱処理を100%アルゴンガス雰囲気又は100%水素ガス雰囲気、あるいはこれらの混合ガス雰囲気下で行うことを特徴とする請求項1又は請求項2に記載の貼り合わせSOIウェーハの製造方法。
JP2014046098A 2014-03-10 2014-03-10 貼り合わせsoiウェーハの製造方法 Active JP6107709B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2014046098A JP6107709B2 (ja) 2014-03-10 2014-03-10 貼り合わせsoiウェーハの製造方法
US15/120,848 US9793154B2 (en) 2014-03-10 2015-02-09 Method for manufacturing bonded SOI wafer
PCT/JP2015/000575 WO2015136834A1 (ja) 2014-03-10 2015-02-09 貼り合わせsoiウェーハの製造方法
CN201580011152.4A CN106062923B (zh) 2014-03-10 2015-02-09 贴合式soi晶圆的制造方法
EP15762040.2A EP3118889B1 (en) 2014-03-10 2015-02-09 Process for producing bonded soi wafer
SG11201606965QA SG11201606965QA (en) 2014-03-10 2015-02-09 Method for manufacturing bonded soi wafer
KR1020167024278A KR102173455B1 (ko) 2014-03-10 2015-02-09 접합 soi웨이퍼의 제조방법
TW104104853A TWI573173B (zh) 2014-03-10 2015-02-12 Method for manufacturing conformable SOI wafers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014046098A JP6107709B2 (ja) 2014-03-10 2014-03-10 貼り合わせsoiウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2015170796A JP2015170796A (ja) 2015-09-28
JP6107709B2 true JP6107709B2 (ja) 2017-04-05

Family

ID=54071297

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014046098A Active JP6107709B2 (ja) 2014-03-10 2014-03-10 貼り合わせsoiウェーハの製造方法

Country Status (8)

Country Link
US (1) US9793154B2 (ja)
EP (1) EP3118889B1 (ja)
JP (1) JP6107709B2 (ja)
KR (1) KR102173455B1 (ja)
CN (1) CN106062923B (ja)
SG (1) SG11201606965QA (ja)
TW (1) TWI573173B (ja)
WO (1) WO2015136834A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3034565B1 (fr) * 2015-03-30 2017-03-31 Soitec Silicon On Insulator Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6747386B2 (ja) * 2017-06-23 2020-08-26 信越半導体株式会社 Soiウェーハの製造方法
JP6760245B2 (ja) * 2017-11-06 2020-09-23 信越半導体株式会社 薄膜soi層を有するsoiウェーハの製造方法
CN110184655B (zh) * 2019-04-25 2022-01-11 上海新傲科技股份有限公司 晶圆的表面氧化方法
CN110349843B (zh) * 2019-07-26 2021-12-21 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、生物识别器件、显示装置
CN111446165A (zh) * 2020-04-16 2020-07-24 绍兴同芯成集成电路有限公司 一种晶圆热处理工艺以及晶圆双面电镀工艺

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
JPH08274285A (ja) * 1995-03-29 1996-10-18 Komatsu Electron Metals Co Ltd Soi基板及びその製造方法
JPH11307472A (ja) 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP4526818B2 (ja) 2001-07-17 2010-08-18 信越半導体株式会社 貼り合わせウエーハの製造方法
US7759254B2 (en) * 2003-08-25 2010-07-20 Panasonic Corporation Method for forming impurity-introduced layer, method for cleaning object to be processed apparatus for introducing impurity and method for producing device
JP4552856B2 (ja) * 2003-09-05 2010-09-29 株式会社Sumco Soiウェーハの作製方法
US20070069335A1 (en) 2003-09-08 2007-03-29 Akihiko Endo Bonded wafer and its manufacturing method
WO2005074033A1 (ja) * 2004-01-30 2005-08-11 Sumco Corporation Soiウェーハの製造方法
EP1806769B1 (en) 2004-09-13 2013-11-06 Shin-Etsu Handotai Co., Ltd. Soi wafer manufacturing method
DE102004062356A1 (de) * 2004-12-23 2006-07-13 Siltronic Ag Halbleiterscheibe mit einer Halbleiterschicht und einer darunter liegenden elektrisch isolierenden Schicht sowie Verfahren zu deren Herstellung
JP2007149723A (ja) * 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
US7598153B2 (en) * 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작방법
JP5135935B2 (ja) * 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5493345B2 (ja) 2008-12-11 2014-05-14 信越半導体株式会社 Soiウェーハの製造方法
JP2010153488A (ja) * 2008-12-24 2010-07-08 Rohm Co Ltd Soiウエハの製造方法およびsoiウエハ
JP5310004B2 (ja) * 2009-01-07 2013-10-09 信越半導体株式会社 貼り合わせウェーハの製造方法
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
FR2944645B1 (fr) * 2009-04-21 2011-09-16 Soitec Silicon On Insulator Procede d'amincissement d'un substrat silicium sur isolant
JP5927894B2 (ja) * 2011-12-15 2016-06-01 信越半導体株式会社 Soiウェーハの製造方法

Also Published As

Publication number Publication date
KR20160132017A (ko) 2016-11-16
CN106062923B (zh) 2019-05-17
US9793154B2 (en) 2017-10-17
SG11201606965QA (en) 2016-10-28
TWI573173B (zh) 2017-03-01
EP3118889B1 (en) 2019-09-25
WO2015136834A1 (ja) 2015-09-17
KR102173455B1 (ko) 2020-11-03
EP3118889A4 (en) 2017-10-18
JP2015170796A (ja) 2015-09-28
TW201546873A (zh) 2015-12-16
EP3118889A1 (en) 2017-01-18
US20160372363A1 (en) 2016-12-22
CN106062923A (zh) 2016-10-26

Similar Documents

Publication Publication Date Title
JP6107709B2 (ja) 貼り合わせsoiウェーハの製造方法
JP4828230B2 (ja) Soiウェーハの製造方法
JP5927894B2 (ja) Soiウェーハの製造方法
JP6036732B2 (ja) 貼り合わせウェーハの製造方法
WO2013102968A1 (ja) 貼り合わせsoiウェーハの製造方法
JPWO2005024925A1 (ja) Soiウェーハの作製方法
JP5261960B2 (ja) 半導体基板の製造方法
JP6380245B2 (ja) Soiウェーハの製造方法
JP4285244B2 (ja) Soiウェーハの作製方法
US10600677B2 (en) Method for manufacturing bonded SOI wafer
JP2006202989A (ja) Soiウエーハの製造方法及びsoiウェーハ
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
JP6500845B2 (ja) 貼り合わせウェーハの製造方法
JP5710429B2 (ja) 貼り合わせウェーハの製造方法
JP5704039B2 (ja) 貼り合わせsoiウェーハの製造方法
KR20160052551A (ko) 접합 웨이퍼의 제조방법
JP2006013179A (ja) Soiウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170220

R150 Certificate of patent or registration of utility model

Ref document number: 6107709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250