JP5466410B2 - Ｓｏｉ基板の表面処理方法 - Google Patents
Ｓｏｉ基板の表面処理方法 Download PDFInfo
- Publication number
- JP5466410B2 JP5466410B2 JP2009024871A JP2009024871A JP5466410B2 JP 5466410 B2 JP5466410 B2 JP 5466410B2 JP 2009024871 A JP2009024871 A JP 2009024871A JP 2009024871 A JP2009024871 A JP 2009024871A JP 5466410 B2 JP5466410 B2 JP 5466410B2
- Authority
- JP
- Japan
- Prior art keywords
- soi substrate
- wafer
- less
- annealing
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 75
- 239000000758 substrate Substances 0.000 title claims description 74
- 238000004381 surface treatment Methods 0.000 title claims description 11
- 238000000137 annealing Methods 0.000 claims description 46
- 239000001257 hydrogen Substances 0.000 claims description 38
- 229910052739 hydrogen Inorganic materials 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 239000012298 atmosphere Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 20
- 239000011261 inert gas Substances 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 18
- 230000003746 surface roughness Effects 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 16
- 239000012300 argon atmosphere Substances 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 11
- 229910052786 argon Inorganic materials 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000010453 quartz Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000010884 ion-beam technique Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 229910003465 moissanite Inorganic materials 0.000 claims description 6
- 239000010980 sapphire Substances 0.000 claims description 6
- 229910052594 sapphire Inorganic materials 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- 238000000678 plasma activation Methods 0.000 claims description 5
- 239000001307 helium Substances 0.000 claims description 4
- 229910052734 helium Inorganic materials 0.000 claims description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 2
- 239000010408 film Substances 0.000 description 47
- 235000012431 wafers Nutrition 0.000 description 35
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 30
- 238000005530 etching Methods 0.000 description 24
- 230000009471 action Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000004880 explosion Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 238000009499 grossing Methods 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000003287 bathing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005305 interferometry Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Description
本発明は、ＳＯＩ基板の表面処理方法に関する。
寄生容量を低減し、デバイスの高速化を測るためにＳｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ウェーハが広く用いられるようになってきている。近年は、完全空乏層型のＳＯＩデバイスを作り込むためにＳＯＩ層（シリコン層）が１００ｎｍ以下の薄膜ＳＯＩの需要が高まっている。これはＳＯＩ層を薄膜化することで、デバイスの高速化が期待できるためである。この薄膜ＳＯＩウェーハにとって、シリコン層の面内膜厚分布は極めて重要な要素であり、ｎｍレベルの面内均一性が要求される。
しかし、現実には高い歩留まりでｎｍレベルの精度を達成することは困難であり、現状では改善が難しい。
しかし、現実には高い歩留まりでｎｍレベルの精度を達成することは困難であり、現状では改善が難しい。
面内膜厚均一性の高い薄膜ＳＯＩを作りこむ方法として、ＳＯＩ膜のシリコン膜厚を予め測定し、その膜厚分布にしたがって、補正を掛けつつ薄膜をエッチングして均一な薄膜シリコン層を作りこむいわゆるペース（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈ：ＰＡＣＥ）法やガスクラスターイオンビーム（Ｇａｓ Ｃｌｕｓｔｅｒ Ｉｏｎ Ｂｅａｍ：ＧＣＩＢ）法なども提案されている。両者とも数ｍｍ−数ｃｍ径のプラズマもしくはイオンビームをウェーハ全面に走査させることで、膜厚ばらつきを補正しつつエッチングができるという技術で均一な薄膜を得る目的には適していると言える。
しかし、これらの方法には欠点もある。ＳＯＩを含むシリコンウェーハには平滑な表面が要求される（ＪＩＳ Ｒ１６８３：２００７に準拠して測定した二乗平均粗さ[ＲＭＳ]で０．３ｎｍ以下程度）が、ＰＡＣＥやＧＣＩＢ後はこの面粗さよりも粗い表面となってしまうために、処理後に再研磨が必要となり、この研磨の過程で面内の膜厚均一性が悪化してしまう恐れがある。一方、ＰＡＣＥやＧＣＩＢ後の荒れた表面を平滑化する方法として高温水素アニールが提案されており（非特許文献１参照）、１２００℃で６０分の水素アニールにより平滑な表面が達成されることが示されているが、同時に水素アニールは、シリコン表面をエッチングすることが知られている（非特許文献２参照）。
この文献では１１００℃水素雰囲気で６０ｎｍ／ｈ以上の速さでシリコン層のエッチングが起こることが示されており、シリコンをｎｍレベルの単位で制御するには適さない方法と言える。
この文献では１１００℃水素雰囲気で６０ｎｍ／ｈ以上の速さでシリコン層のエッチングが起こることが示されており、シリコンをｎｍレベルの単位で制御するには適さない方法と言える。
山田公著：「クラスターイオンビーム 基礎と応用」第四章
Ｈａｂｕｋａ ｅｔ ａｌ．， "Ｈａｚｅ Ｇｅｎｅｒａｔｉｏｎ ｏｎ Ｓｉｌｉｃｏｎ Ｓｕｒｆａｃｅ Ｈｅａｔｅｄ ｉｎ Ａｍｂｉｅｎｔ ａｔ Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ，"Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ．１４４，Ｎｏ．９，Ｓｅｐｔｅｍｂｅｒ １９９７ ｐｐ．３２６１−３２６５
本発明は、このような問題点を解決するためになされたもので、アニール工程における基板の膜厚の変化を最小限とし、かつ表面の平滑化を達成する方法を提供することを目的とする。
本発明は、上記課題を解決するためになされたもので、第１の側面として、ＳＯＩ基板の表面処理方法であって、少なくとも、イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増したものとし、その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより前記ＳＯＩ基板を準備する工程と、前記ＳＯＩ基板の表面をプラズマを用いたＰＡＣＥ法、又は、ガスクラスターイオンビームを用いたＧＣＩＢ法によって処理する工程と、前記処理を施したＳＯＩ基板を、アルゴン雰囲気中、又は、水素を４体積％以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを有し、前記アニール工程において、前記基板の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ範囲）以下となるようにし、前記ＳＯＩ基板のハンドルウェーハを、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとすることを特徴とするＳＯＩ基板の表面処理方法を提供する。
本発明は、第２の側面として、イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増したものとし、その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより半導体薄膜層を準備する工程と、前記半導体薄膜層の表面をプラズマを用いたＰＡＣＥ法、又は、ガスクラスターイオンビームを用いたＧＣＩＢ法によって処理する工程と、アルゴン雰囲気中、又は、水素を４体積％以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを含み、前記アニール工程において、前記半導体薄膜層の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ範囲）以下となるようにし、前記ハンドルウェーハを、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとする貼り合わせウェーハの製造方法を提供する。
本発明は、第２の側面として、イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増したものとし、その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより半導体薄膜層を準備する工程と、前記半導体薄膜層の表面をプラズマを用いたＰＡＣＥ法、又は、ガスクラスターイオンビームを用いたＧＣＩＢ法によって処理する工程と、アルゴン雰囲気中、又は、水素を４体積％以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを含み、前記アニール工程において、前記半導体薄膜層の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ範囲）以下となるようにし、前記ハンドルウェーハを、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとする貼り合わせウェーハの製造方法を提供する。
このような工程を含み、ＳＯＩ基板をアルゴン雰囲気中又は水素を４体積％以下含む不活性ガス雰囲気中で熱処理するアニール工程を行うことで、ＰＡＣＥ法又はＧＣＩＢ法により処理した基板の膜厚均一性を保ちつつ、所望の表面粗さまで平滑化できる。
また、不活性ガス雰囲気中の水素濃度を４体積％以下とすることで、爆発下限以下の水素濃度となり取扱いが比較的安全となり、かつアニールによるエッチング作用も水素１００％の雰囲気中で行うよりも大幅に抑えることができ、基板の膜厚均一性の悪化を最小限に防ぐことができる。
また、不活性ガス雰囲気中の水素濃度を４体積％以下とすることで、爆発下限以下の水素濃度となり取扱いが比較的安全となり、かつアニールによるエッチング作用も水素１００％の雰囲気中で行うよりも大幅に抑えることができ、基板の膜厚均一性の悪化を最小限に防ぐことができる。
この場合、前記アニール工程において、前記熱処理を９００℃以上１２５０℃以下の温度で施すことが好ましい。
また、前記アニール工程において、前記不活性ガスを、窒素、アルゴン、ヘリウムのいずれかとすることができる。
本発明において、アニール工程で使用する不活性ガスはこれらの中から適宜選択することができる。
本発明において、アニール工程で使用する不活性ガスはこれらの中から適宜選択することができる。
また、前記アニール工程において、前記基板の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ範囲）以下となるようにすることができる。
このように、本発明によれば、ＳＯＩ基板を含むシリコン基板の製造において要求される平滑な表面（ＲＭＳで０．３ｎｍ以下程度）を達成できる。
このように、本発明によれば、ＳＯＩ基板を含むシリコン基板の製造において要求される平滑な表面（ＲＭＳで０．３ｎｍ以下程度）を達成できる。
また、前記ＳＯＩ基板のハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとすることができる。
本発明の表面処理方法では、ＳＯＩ基板のハンドルウェーハを、作製する半導体デバイスの目的に応じてこれらの中から適宜選択することができる。
本発明の表面処理方法では、ＳＯＩ基板のハンドルウェーハを、作製する半導体デバイスの目的に応じてこれらの中から適宜選択することができる。
以上説明したように、本発明のＳＯＩ基板の表面処理方法および貼り合わせウェーハの製造方法によれば、アルゴン又は水素を４体積％以下含む不活性ガス雰囲気中で熱処理を施すアニール工程を行うことで、水素１００％の雰囲気中で熱処理を施すアニール工程よりも、エッチング作用を抑えることができる。
このため、ＰＡＣＥ法又はＧＣＩＢ法により処理することによって膜厚均一性を高めたＳＯＩ基板の膜厚の変化を抑えながら、表面を所望の表面粗さまで平滑化できる。
また、不活性ガスに含まれる水素濃度を４体積％以下とすることで、エッチング作用を抑え、さらに爆発下限以下の水素濃度となり取り扱いが比較的安全となる。
このため、ＰＡＣＥ法又はＧＣＩＢ法により処理することによって膜厚均一性を高めたＳＯＩ基板の膜厚の変化を抑えながら、表面を所望の表面粗さまで平滑化できる。
また、不活性ガスに含まれる水素濃度を４体積％以下とすることで、エッチング作用を抑え、さらに爆発下限以下の水素濃度となり取り扱いが比較的安全となる。
以下、本発明についてより詳細に説明する。
前述のように、従来は膜厚均一性の高いＳＯＩ基板、すなわち、ハンドルウェーハの表面に半導体薄膜層を形成したものを作製するために、ＳｉＧｅｎ法によりＳＯＩ基板を準備し、さらにそれをＰＡＣＥ法又はＧＣＩＢ法によって処理することによって膜厚均一性は高くなるが、この処理によって基板表面が粗くなるという問題があった。そのため、これを平滑化する方法としては、再研磨や水素１００％雰囲気中でのアニールといった方法もあるが、それにより膜厚均一性を悪化させることとなっていた。
前述のように、従来は膜厚均一性の高いＳＯＩ基板、すなわち、ハンドルウェーハの表面に半導体薄膜層を形成したものを作製するために、ＳｉＧｅｎ法によりＳＯＩ基板を準備し、さらにそれをＰＡＣＥ法又はＧＣＩＢ法によって処理することによって膜厚均一性は高くなるが、この処理によって基板表面が粗くなるという問題があった。そのため、これを平滑化する方法としては、再研磨や水素１００％雰囲気中でのアニールといった方法もあるが、それにより膜厚均一性を悪化させることとなっていた。
本発明者らは、このような問題を解決するために検討を行った。
元来、ＰＡＣＥ法、ＧＣＩＢ法ともに膜厚のばらついたシリコン層を補正しつつエッチングする目的には適している。そこで、ＰＡＣＥ法又はＧＣＩＢ法で処理したＳＯＩ基板表面を平滑化するために、アルゴン雰囲気中又は水素を４体積％以下含む不活性ガス雰囲気中で熱処理を施すことでエッチング作用を抑制できるので膜厚をｎｍレベルで制御できるため、膜厚の変化を小さくしつつ十分な平滑化をできることを見出した。
しかも、水素濃度を４体積％以下とすることでエッチング作用を抑えることができ、かつ水素濃度を爆発下限以下とすることで取扱いが比較的安全になることを見出し、本発明を完成させた。
元来、ＰＡＣＥ法、ＧＣＩＢ法ともに膜厚のばらついたシリコン層を補正しつつエッチングする目的には適している。そこで、ＰＡＣＥ法又はＧＣＩＢ法で処理したＳＯＩ基板表面を平滑化するために、アルゴン雰囲気中又は水素を４体積％以下含む不活性ガス雰囲気中で熱処理を施すことでエッチング作用を抑制できるので膜厚をｎｍレベルで制御できるため、膜厚の変化を小さくしつつ十分な平滑化をできることを見出した。
しかも、水素濃度を４体積％以下とすることでエッチング作用を抑えることができ、かつ水素濃度を爆発下限以下とすることで取扱いが比較的安全になることを見出し、本発明を完成させた。
以下、本発明の実施形態を説明するが、本発明はこれらに限定されるものではない。
まず、ＳＯＩ基板を準備する（工程ａ）。
準備するＳＯＩ基板の製造方法は特に限定されるものではない。例えば、多結晶または単結晶であって、水素イオンを注入したイオン注入層を形成したシリコンウェーハ、または、酸化膜表面から水素イオンを注入した酸化膜つきシリコンウェーハ（酸化膜の膜厚：数ｎｍ〜５００ｎｍ程度）をドナーウェーハとし、その後ハンドルウェーハの貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増し、その後、機械的衝撃をイオン注入層に加えてイオン注入層で剥離することによりＳＯＩ基板を製造することができる。このようなＳＯＩ基板の準備方法によれば、比較的膜厚が均一なＳＯＩ基板を準備することができるため、ＰＡＣＥ法又はＧＣＩＢ法による処理工程及びその後のアニール工程を短時間化することができ、しかもより一層膜厚均一性の高いものができるので、本発明の表面処理方法が有効である。
ＳＯＩ基板の製造方法は、このようなＳｉＧｅｎ法以外の製造方法を用いてもよく、いわゆるスマートカット法により製造してもよい。ＳｉＧｅｎ法を用いれば高温熱処理が不要となるため、異種基板を貼り合わせる場合に好適である。
このとき、ＳＯＩ基板のハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとすることができる。ハンドルウェーハは、作製する半導体デバイスの目的に応じて、これらの中から適宜選択するようにすれば良い。もちろん、これ以外の材料を用いてもよい。
ＳＯＩ層の層厚は、後工程で再研磨をする必要がなく、再研磨のための研磨代等を確保しなくてよいので、たとえば、５００ｎｍ以下とすることができる。
準備するＳＯＩ基板の製造方法は特に限定されるものではない。例えば、多結晶または単結晶であって、水素イオンを注入したイオン注入層を形成したシリコンウェーハ、または、酸化膜表面から水素イオンを注入した酸化膜つきシリコンウェーハ（酸化膜の膜厚：数ｎｍ〜５００ｎｍ程度）をドナーウェーハとし、その後ハンドルウェーハの貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増し、その後、機械的衝撃をイオン注入層に加えてイオン注入層で剥離することによりＳＯＩ基板を製造することができる。このようなＳＯＩ基板の準備方法によれば、比較的膜厚が均一なＳＯＩ基板を準備することができるため、ＰＡＣＥ法又はＧＣＩＢ法による処理工程及びその後のアニール工程を短時間化することができ、しかもより一層膜厚均一性の高いものができるので、本発明の表面処理方法が有効である。
ＳＯＩ基板の製造方法は、このようなＳｉＧｅｎ法以外の製造方法を用いてもよく、いわゆるスマートカット法により製造してもよい。ＳｉＧｅｎ法を用いれば高温熱処理が不要となるため、異種基板を貼り合わせる場合に好適である。
このとき、ＳＯＩ基板のハンドルウェーハを、シリコンウェーハ、酸化膜付きシリコンウェーハ、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとすることができる。ハンドルウェーハは、作製する半導体デバイスの目的に応じて、これらの中から適宜選択するようにすれば良い。もちろん、これ以外の材料を用いてもよい。
ＳＯＩ層の層厚は、後工程で再研磨をする必要がなく、再研磨のための研磨代等を確保しなくてよいので、たとえば、５００ｎｍ以下とすることができる。
次に、準備したＳＯＩ基板の表面をプラズマを用いたＰＡＣＥ法又はガスクラスターイオンビームを用いたＧＣＩＢ法によって処理する（工程ｂ）。
ＰＡＣＥ法は、プラズマガスにより基板の表面を局所的にエッチングしながら基板の厚さ（ＳＯＩ層の膜厚）を均一化する方法であり、ＳＯＩ層の厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてプラズマガスによるエッチング除去量を制御することで、ＳＯＩ層の膜厚均一性を高くすることができる。
ＧＣＩＢ法は、常温及び常圧で気体状物質の塊状原子集団（ガスクラスター）を形成し、これに電子を浴びせて生成させたガスクラスターイオンを加速電圧によって加速して基板表面に照射するものであり、ＰＡＣＥ法と同様に、ＳＯＩ層の厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてガスクラスターイオンによるエッチング除去量を制御することで、ＳＯＩ層の膜厚均一性を高くすることができる。
ＰＡＣＥ法は、プラズマガスにより基板の表面を局所的にエッチングしながら基板の厚さ（ＳＯＩ層の膜厚）を均一化する方法であり、ＳＯＩ層の厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてプラズマガスによるエッチング除去量を制御することで、ＳＯＩ層の膜厚均一性を高くすることができる。
ＧＣＩＢ法は、常温及び常圧で気体状物質の塊状原子集団（ガスクラスター）を形成し、これに電子を浴びせて生成させたガスクラスターイオンを加速電圧によって加速して基板表面に照射するものであり、ＰＡＣＥ法と同様に、ＳＯＩ層の厚さ分布を光学干渉法や静電容量法で測定した後、その厚さ分布に応じてガスクラスターイオンによるエッチング除去量を制御することで、ＳＯＩ層の膜厚均一性を高くすることができる。
次に、ＳＯＩ基板をアニール処理する（工程ｃ）。
このように、ＰＡＣＥ法又はＧＣＩＢ法により表面が粗くなったＳＯＩ基板をアニール処理することによって、膜厚均一性が高いとともに、ＳＯＩ基板に求められる平滑な表面にすることができる。
このように、ＰＡＣＥ法又はＧＣＩＢ法により表面が粗くなったＳＯＩ基板をアニール処理することによって、膜厚均一性が高いとともに、ＳＯＩ基板に求められる平滑な表面にすることができる。
この場合、本発明では、アニール工程においてＳＯＩ基板をアルゴン雰囲気中又は水素４体積％以下含む不活性ガス雰囲気中で熱処理を行う。
図２に示すように、アルゴン雰囲気中、水素４体積％以下含む不活性ガス（図２のデータはアルゴンを使用）雰囲気中、水素１００％の雰囲気中それぞれで、１１００℃で４時間ＰＡＣＥ処理後のＳＯＩ基板のアニールを行った。このとき、シリコン基板へのエッチング量は水素１００％で行ったものが３３０ｎｍなのに対して、アルゴン雰囲気中で行ったものは０．５ｎｍ、水素４体積％以下含む不活性ガス雰囲気中で行ったものは１６ｎｍとなっていた。したがって、アルゴン雰囲気あるいは水素を４体積％以下含む不活性ガス雰囲気とすれば、水素１００％雰囲気に比べ格段にエッチング作用を抑制し、ＳＯＩ基板表面の平滑化においてエッチング作用をｎｍレベルで制御することができ、膜厚の変化を小さくし膜厚均一性を高く保つことができる。
また、不活性ガス中の水素濃度を４体積％以下とすることでエッチング作用を抑えることができると共に、水素が爆発下限以下の濃度となるため、取り扱いが比較的安全となる。
このとき、アルゴンガス、または、アルゴン/水素混合ガスの圧力（全圧）としては、全圧として常圧付近の１０５Ｐａ（１気圧付近）程度が使いやすく望ましい。
図２に示すように、アルゴン雰囲気中、水素４体積％以下含む不活性ガス（図２のデータはアルゴンを使用）雰囲気中、水素１００％の雰囲気中それぞれで、１１００℃で４時間ＰＡＣＥ処理後のＳＯＩ基板のアニールを行った。このとき、シリコン基板へのエッチング量は水素１００％で行ったものが３３０ｎｍなのに対して、アルゴン雰囲気中で行ったものは０．５ｎｍ、水素４体積％以下含む不活性ガス雰囲気中で行ったものは１６ｎｍとなっていた。したがって、アルゴン雰囲気あるいは水素を４体積％以下含む不活性ガス雰囲気とすれば、水素１００％雰囲気に比べ格段にエッチング作用を抑制し、ＳＯＩ基板表面の平滑化においてエッチング作用をｎｍレベルで制御することができ、膜厚の変化を小さくし膜厚均一性を高く保つことができる。
また、不活性ガス中の水素濃度を４体積％以下とすることでエッチング作用を抑えることができると共に、水素が爆発下限以下の濃度となるため、取り扱いが比較的安全となる。
このとき、アルゴンガス、または、アルゴン/水素混合ガスの圧力（全圧）としては、全圧として常圧付近の１０５Ｐａ（１気圧付近）程度が使いやすく望ましい。
このとき、アニール工程における熱処理を９００℃以上の温度で施すことが好ましい。９００℃以上でアニール処理することによって、ＳＯＩ基板表面を十分な表面粗さとすることができる。また、不活性ガスとしては、窒素、アルゴン、ヘリウムのいずれも用いることができる。これらであれば、シリコンのエッチング作用がほとんどないからである。
以上のアニール工程を行うことによって、より確実にＳＯＩ基板の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ）以下とすることができる。このため、本発明のアニール工程によって、膜厚均一性を保ちながらＳＯＩ基板に求められる平滑な表面を達成することができる。
アニール処理温度の上限としては、石英チューブ等の耐熱温度の観点から、例えば、１２５０℃とすることができる。石英部材の耐久性を鑑みれば１１５０℃程度が望ましい。
以上のアニール工程を行うことによって、より確実にＳＯＩ基板の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ）以下とすることができる。このため、本発明のアニール工程によって、膜厚均一性を保ちながらＳＯＩ基板に求められる平滑な表面を達成することができる。
アニール処理温度の上限としては、石英チューブ等の耐熱温度の観点から、例えば、１２５０℃とすることができる。石英部材の耐久性を鑑みれば１１５０℃程度が望ましい。
そして、以上の工程（ａ〜ｃ）を経ることによって、膜厚均一性が高く表面が平滑なＳＯＩ基板を製造することができる。
本発明では、上記のように、工程ｃのアニール工程においてアルゴン雰囲気中又は水素４体積％以下含む不活性ガス雰囲気中でＳＯＩ基板を熱処理することによって、アニールによるエッチング作用を抑え、ＳＯＩ基板の膜厚均一性を保ちつつ表面を平滑化できる。
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
以下のように、貼り合わせ法によるＳＯＩ基板の製造方法に従って、ＳＯＩ基板を製造した。
まず、ＳＯＩ基板をＳｉＧｅｎ法により準備した（工程ａ）。
この工程では、水素イオンを、注入条件が注入エネルギーを３５ｋｅＶ、注入線量を９×１０１６／ｃｍ２、注入深さを０．３μｍで注入したイオン注入層を形成したシリコンウェーハをドナーウェーハ、合成石英基板をハンドルウェーハとして準備し、その貼り合わせ面にプラズマ用ガスとして窒素ガスを使用して、平行平板電極間に高周波パワー５０Ｗの条件で高周波を印加することでプラズマを発生させ、高周波プラズマ活性化処理を１０秒行った。
次に、ドナーウェーハとハンドルウェーハを貼り合わせ３５０℃の熱処理で結合強度を増し、その後、紙切りバサミの刃により、剥離の起点を形成し機械的衝撃をイオン注入層に加えてイオン注入層で剥離することによりＳＯＩ基板を準備した。
以上の工程により得られた、ＳＯＩ基板の面内膜厚ばらつきは５．８０ｎｍであった。
以下のように、貼り合わせ法によるＳＯＩ基板の製造方法に従って、ＳＯＩ基板を製造した。
まず、ＳＯＩ基板をＳｉＧｅｎ法により準備した（工程ａ）。
この工程では、水素イオンを、注入条件が注入エネルギーを３５ｋｅＶ、注入線量を９×１０１６／ｃｍ２、注入深さを０．３μｍで注入したイオン注入層を形成したシリコンウェーハをドナーウェーハ、合成石英基板をハンドルウェーハとして準備し、その貼り合わせ面にプラズマ用ガスとして窒素ガスを使用して、平行平板電極間に高周波パワー５０Ｗの条件で高周波を印加することでプラズマを発生させ、高周波プラズマ活性化処理を１０秒行った。
次に、ドナーウェーハとハンドルウェーハを貼り合わせ３５０℃の熱処理で結合強度を増し、その後、紙切りバサミの刃により、剥離の起点を形成し機械的衝撃をイオン注入層に加えてイオン注入層で剥離することによりＳＯＩ基板を準備した。
以上の工程により得られた、ＳＯＩ基板の面内膜厚ばらつきは５．８０ｎｍであった。
次に、ＳＯＩ基板をＰＡＣＥ法により処理した（工程ｂ）。
この工程は、ＳＯＩ基板の厚さ分布を光学干渉法で測定した後、エッチングガスとしてＳＦ６ガスを使用し、その厚さ分布に応じてエッチングを行った。処理中ＳＦ６ガス流量は４０ｓｃｃｍ，反応チャンバ内圧力は２６７Ｐａ、高周波電力は１２５Ｗに保った。
ＰＡＣＥ処理後、ＳＯＩ基板の表面粗さはＲＭＳで３．１０ｎｍであり、面内膜厚ばらつきは１．４０ｎｍであった。ここで、膜厚均一性の指標である面内膜厚ばらつきは、測定点を放射状に３６１点設け、平均値からの膜厚変位の二乗和の平方根によって定義される値であり、上記膜厚は、光学干渉法または静電容量法により測定される値である。
この工程は、ＳＯＩ基板の厚さ分布を光学干渉法で測定した後、エッチングガスとしてＳＦ６ガスを使用し、その厚さ分布に応じてエッチングを行った。処理中ＳＦ６ガス流量は４０ｓｃｃｍ，反応チャンバ内圧力は２６７Ｐａ、高周波電力は１２５Ｗに保った。
ＰＡＣＥ処理後、ＳＯＩ基板の表面粗さはＲＭＳで３．１０ｎｍであり、面内膜厚ばらつきは１．４０ｎｍであった。ここで、膜厚均一性の指標である面内膜厚ばらつきは、測定点を放射状に３６１点設け、平均値からの膜厚変位の二乗和の平方根によって定義される値であり、上記膜厚は、光学干渉法または静電容量法により測定される値である。
次に、ＳＯＩ基板をアニールした（工程ｃ）。
この工程では、アルゴン１００％の雰囲気中、温度１１００℃で４時間アニールした。
このとき、ＳＯＩ基板の膜厚減少量（エッチング量）０．５ｎｍ，処理後の表面粗さはＲＭＳで０．２６ｎｍ、面内膜厚ばらつき１．６ｎｍであった。
このように、アルゴン１００％の雰囲気中におけるアニールによるＳＯＩ基板の表面粗さは、所望の表面粗さであるＲＭＳ０．３ｎｍ以下であった。
この工程では、アルゴン１００％の雰囲気中、温度１１００℃で４時間アニールした。
このとき、ＳＯＩ基板の膜厚減少量（エッチング量）０．５ｎｍ，処理後の表面粗さはＲＭＳで０．２６ｎｍ、面内膜厚ばらつき１．６ｎｍであった。
このように、アルゴン１００％の雰囲気中におけるアニールによるＳＯＩ基板の表面粗さは、所望の表面粗さであるＲＭＳ０．３ｎｍ以下であった。
（実施例２）
実施例１と同様に、ただし、アニール工程（工程ｃ）の雰囲気は水素を４体積％含むアルゴンの雰囲気中で行った。このとき、ＳＯＩ基板の膜厚減少量（エッチング量）１６ｎｍ，表面粗さはＲＭＳで０．１９ｎｍ、面内膜厚ばらつき１１．０ｎｍであった。
このように、水素を４体積％含むアルゴン雰囲気中におけるアニールにおいても、ＳＯＩ基板の表面粗さはＲＭＳ０．３ｎｍ以下であった。
実施例１と同様に、ただし、アニール工程（工程ｃ）の雰囲気は水素を４体積％含むアルゴンの雰囲気中で行った。このとき、ＳＯＩ基板の膜厚減少量（エッチング量）１６ｎｍ，表面粗さはＲＭＳで０．１９ｎｍ、面内膜厚ばらつき１１．０ｎｍであった。
このように、水素を４体積％含むアルゴン雰囲気中におけるアニールにおいても、ＳＯＩ基板の表面粗さはＲＭＳ０．３ｎｍ以下であった。
（比較例）
実施例１と同様に、ただし、アニール工程（工程ｃ）の雰囲気は水素１００％の雰囲気中で行った。このとき、ＳＯＩ基板の膜厚減少量（エッチング量）３３０ｎｍ，表面粗さはＲＭＳで０．１４ｎｍ、面内膜厚ばらつき２４．５ｎｍであった。
実施例１と同様に、ただし、アニール工程（工程ｃ）の雰囲気は水素１００％の雰囲気中で行った。このとき、ＳＯＩ基板の膜厚減少量（エッチング量）３３０ｎｍ，表面粗さはＲＭＳで０．１４ｎｍ、面内膜厚ばらつき２４．５ｎｍであった。
以上の実施例及び比較例の結果を図１〜３に示した。図２に示すように、本発明によれば従来の水素１００％雰囲気中でのアニールに比べ大幅にエッチング作用を抑えることでき、膜厚減少を抑えて、厚さをｎｍレベルで制御可能である。また、図１に示すようにアニールによるＳＯＩ基板の面内膜厚ばらつきを比較的低減することができ、膜厚均一性を保つことができる。かつ、図３に示すように本発明によってＳＯＩ基板表面の粗さを所望の表面粗さ（ＲＭＳ０．３ｎｍ以下）にまで平滑化できることが明らかとなった。
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
Claims (6)
- ＳＯＩ基板の表面処理方法であって、少なくとも、
イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増したものとし、その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより前記ＳＯＩ基板を準備する工程と、
前記ＳＯＩ基板の表面をプラズマを用いたＰＡＣＥ法、又は、ガスクラスターイオンビームを用いたＧＣＩＢ法によって処理する工程と、
前記処理を施したＳＯＩ基板を、アルゴン雰囲気中、又は、水素を４体積％以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを有し、
前記アニール工程において、前記基板の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ範囲）以下となるようにし、
前記ＳＯＩ基板のハンドルウェーハを、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとすることを特徴とするＳＯＩ基板の表面処理方法。 - 前記アニール工程において、前記熱処理を９００℃以上１２５０℃以下の温度で施すことを特徴とする請求項１に記載のＳＯＩ基板の表面処理方法。
- 前記アニール工程において、前記不活性ガスを、窒素、アルゴン、ヘリウムのいずれかとすることを特徴とする請求項１又は請求項２に記載のＳＯＩ基板の表面処理方法。
- イオン注入層を形成したシリコンウェーハをドナーウェーハとし、その後前記ドナーウェーハとハンドルウェーハの少なくとも一方の貼り合わせ面にプラズマ活性化処理を行ってから貼り合わせ、しかる後に、３５０℃以下の熱処理で結合強度を増したものとし、その後、機械的衝撃を前記イオン注入層に加えて前記イオン注入層で剥離することにより半導体薄膜層を準備する工程と、
前記半導体薄膜層の表面をプラズマを用いたＰＡＣＥ法、又は、ガスクラスターイオンビームを用いたＧＣＩＢ法によって処理する工程と、
アルゴン雰囲気中、又は、水素を４体積％以下含む不活性ガス雰囲気中で熱処理してアニールする工程とを含み、
前記アニール工程において、前記半導体薄膜層の表面の粗さをＲＭＳで０．３ｎｍ（１０μｍ×１０μｍ範囲）以下となるようにし、
前記ハンドルウェーハを、石英、ガラス、サファイア、ＳｉＣ、アルミナ、窒化アルミのいずれかとする貼り合わせウェーハの製造方法。 - 前記アニール工程において、前記熱処理を９００℃以上１２５０℃以下の温度で施すことを特徴とする請求項４に記載の貼り合わせウェーハの製造方法。
- 前記アニール工程において、前記不活性ガスを、窒素、アルゴン、ヘリウムのいずれかとすることを特徴とする請求項４又は請求項５に記載の貼り合わせウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009024871A JP5466410B2 (ja) | 2008-02-14 | 2009-02-05 | Ｓｏｉ基板の表面処理方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008033526 | 2008-02-14 | ||
| JP2008033526 | 2008-02-14 | ||
| JP2009024871A JP5466410B2 (ja) | 2008-02-14 | 2009-02-05 | Ｓｏｉ基板の表面処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009218579A JP2009218579A (ja) | 2009-09-24 |
| JP5466410B2 true JP5466410B2 (ja) | 2014-04-09 |
Family
ID=40957009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009024871A Active JP5466410B2 (ja) | 2008-02-14 | 2009-02-05 | Ｓｏｉ基板の表面処理方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20110003460A1 (ja) |
| EP (1) | EP2244280A4 (ja) |
| JP (1) | JP5466410B2 (ja) |
| KR (1) | KR20100120283A (ja) |
| CN (1) | CN101946303A (ja) |
| WO (1) | WO2009101979A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120129318A1 (en) * | 2010-11-24 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate |
| CN102623303A (zh) * | 2011-01-27 | 2012-08-01 | 钟汇才 | 一种soi晶圆的制造方法及其soi晶圆 |
| US20140311676A1 (en) * | 2012-01-17 | 2014-10-23 | Tokyo Electron Limited | Substrate mounting table and plasma treatment device |
| JP6015745B2 (ja) | 2012-03-19 | 2016-10-26 | 富士電機株式会社 | 半導体装置の製造方法 |
| DE102013010703A1 (de) * | 2013-06-27 | 2014-12-31 | Merck Patent Gmbh | Mikrokugeln |
| US9589853B2 (en) | 2014-02-28 | 2017-03-07 | Lam Research Corporation | Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber |
| JP6566683B2 (ja) * | 2014-07-02 | 2019-08-28 | 東京エレクトロン株式会社 | 基板洗浄方法および基板洗浄装置 |
| JP6086105B2 (ja) * | 2014-09-24 | 2017-03-01 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| US10224233B2 (en) * | 2014-11-18 | 2019-03-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation |
| EP3234987B1 (en) * | 2014-12-19 | 2020-09-23 | GlobalWafers Co., Ltd. | Systems and methods for performing epitaxial smoothing processes on semiconductor structures |
| KR102347960B1 (ko) | 2015-02-03 | 2022-01-05 | 삼성전자주식회사 | 도전체 및 그 제조 방법 |
| FR3046877B1 (fr) * | 2016-01-14 | 2018-01-19 | Soitec | Procede de lissage de la surface d'une structure |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413874B1 (en) * | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
| JP4379927B2 (ja) * | 1998-05-27 | 2009-12-09 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ |
| JP3607194B2 (ja) * | 1999-11-26 | 2005-01-05 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、及び半導体基板 |
| US6690043B1 (en) * | 1999-11-26 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2002110949A (ja) * | 2000-09-28 | 2002-04-12 | Canon Inc | Ｓｏｉの熱処理方法及び製造方法 |
| FR2827078B1 (fr) * | 2001-07-04 | 2005-02-04 | Soitec Silicon On Insulator | Procede de diminution de rugosite de surface |
| FR2827423B1 (fr) * | 2001-07-16 | 2005-05-20 | Soitec Silicon On Insulator | Procede d'amelioration d'etat de surface |
| WO2003046993A1 (fr) * | 2001-11-29 | 2003-06-05 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquettes soi |
| US20040060899A1 (en) * | 2002-10-01 | 2004-04-01 | Applied Materials, Inc. | Apparatuses and methods for treating a silicon film |
| JP4407127B2 (ja) * | 2003-01-10 | 2010-02-03 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法 |
| JP4285244B2 (ja) * | 2004-01-08 | 2009-06-24 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハの作製方法 |
| FR2867310B1 (fr) * | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Technique d'amelioration de la qualite d'une couche mince prelevee |
| JP4407384B2 (ja) * | 2004-05-28 | 2010-02-03 | 株式会社Ｓｕｍｃｏ | Ｓｏｉ基板の製造方法 |
| JP2006210899A (ja) * | 2004-12-28 | 2006-08-10 | Shin Etsu Chem Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ |
| JP4624812B2 (ja) * | 2005-01-20 | 2011-02-02 | 信越化学工業株式会社 | Ｓｏｉウエーハの製造方法 |
| EP1981063B1 (en) * | 2005-12-27 | 2021-04-07 | Shin-Etsu Chemical Co., Ltd. | Process for producing a soi wafer |
| KR20080086899A (ko) * | 2005-12-27 | 2008-09-26 | 신에쓰 가가꾸 고교 가부시끼가이샤 | Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼 |
| JP5064695B2 (ja) * | 2006-02-16 | 2012-10-31 | 信越化学工業株式会社 | Ｓｏｉ基板の製造方法 |
-
2009
- 2009-02-05 JP JP2009024871A patent/JP5466410B2/ja active Active
- 2009-02-12 WO PCT/JP2009/052312 patent/WO2009101979A1/ja active Application Filing
- 2009-02-12 EP EP09711063.9A patent/EP2244280A4/en not_active Withdrawn
- 2009-02-12 KR KR1020107016981A patent/KR20100120283A/ko not_active Application Discontinuation
- 2009-02-12 US US12/864,582 patent/US20110003460A1/en not_active Abandoned
- 2009-02-12 CN CN2009801051883A patent/CN101946303A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009101979A1 (ja) | 2009-08-20 |
| EP2244280A4 (en) | 2013-04-24 |
| KR20100120283A (ko) | 2010-11-15 |
| EP2244280A1 (en) | 2010-10-27 |
| US20110003460A1 (en) | 2011-01-06 |
| JP2009218579A (ja) | 2009-09-24 |
| CN101946303A (zh) | 2011-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5466410B2 (ja) | Ｓｏｉ基板の表面処理方法 | |
| EP1780794B1 (en) | Method for manufacturing bonded wafer | |
| JP5415676B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| EP2244286B1 (en) | Method for producing semiconductor substrate | |
| TW201011833A (en) | Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density | |
| WO2021201220A1 (ja) | 複合基板およびその製造方法 | |
| JP5493345B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| US11276605B2 (en) | Process for smoothing the surface of a semiconductor-on-insulator substrate | |
| WO2007072624A1 (ja) | Ｓｏｉ基板の製造方法およびｓｏｉ基板 | |
| JP6927143B2 (ja) | 貼り合わせｓｏｉウェーハの製造方法 | |
| JP6248458B2 (ja) | 貼り合わせウェーハの製造方法および貼り合わせウェーハ | |
| US10796946B2 (en) | Method of manufacture of a semiconductor on insulator structure | |
| JP2011071254A (ja) | 炭化珪素基板およびその製造方法 | |
| JP5643488B2 (ja) | 低応力膜を備えたｓｏｉウェーハの製造方法 | |
| JP2024031692A (ja) | Ｓｏｉウェーハ及びその製造方法 | |
| JP2024028041A (ja) | Ｓｏｉウェーハ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130131 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130329 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130909 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131018 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20131023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20131018 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20131115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140124 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5466410 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |