JP6086105B2 - Ｓｏｉウェーハの製造方法 - Google Patents

Ｓｏｉウェーハの製造方法 Download PDF

Info

Publication number
JP6086105B2
JP6086105B2 JP2014194425A JP2014194425A JP6086105B2 JP 6086105 B2 JP6086105 B2 JP 6086105B2 JP 2014194425 A JP2014194425 A JP 2014194425A JP 2014194425 A JP2014194425 A JP 2014194425A JP 6086105 B2 JP6086105 B2 JP 6086105B2
Authority
JP
Japan
Prior art keywords
soi
film thickness
wafer
thinning
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014194425A
Other languages
English (en)
Other versions
JP2016066692A (ja
Inventor
阿賀　浩司
浩司 阿賀
登 桑原
登 桑原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2014194425A priority Critical patent/JP6086105B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to CN201580047351.0A priority patent/CN106663597B/zh
Priority to EP15844654.2A priority patent/EP3200219B1/en
Priority to US15/508,237 priority patent/US10115580B2/en
Priority to PCT/JP2015/004358 priority patent/WO2016047047A1/ja
Priority to SG11201701629WA priority patent/SG11201701629WA/en
Priority to KR1020177006584A priority patent/KR102259162B1/ko
Priority to TW104128754A priority patent/TWI640033B/zh
Publication of JP2016066692A publication Critical patent/JP2016066692A/ja
Application granted granted Critical
Publication of JP6086105B2 publication Critical patent/JP6086105B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Description

本発明は、ＳＯＩウェーハの製造方法に関し、特に、ＦＤ−ＳＯＩ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ：完全空乏型ＳＯＩ）と呼ばれ、極めて高いＳＯＩ層膜厚の均一性が要求されるＳＯＩウェーハの製造方法に関する。
従来、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ層を薄膜化する方法の１つとしてＳＯＩウェーハをバッチ式熱処理炉で熱処理し、ＳＯＩ層表面のＳｉを酸化させて酸化膜に変質させた後、この酸化膜を除去する方法（いわゆる、犠牲酸化処理）が行われてきた。
この方法によってＳＯＩ膜厚を精度良く目的の値に薄膜化するには、酸化膜厚が狙い値になるよう正確に制御することが必要となる。しかし、実際には酸化時間中の大気圧の変動により酸化レートが変化するため、熱処理により成長する酸化膜厚を正確に制御することは非常に困難である。このため、酸化膜の形成と除去による薄膜化を行う場合には、薄膜化工程後のＳＯＩ膜厚が目的の値よりも若干（３ｎｍ程度）厚くなるように酸化膜の形成と除去による薄膜化を行い、その後、別途、エッチングによる薄膜化によって目的の値になるようにエッチング時間を制御する方法がとられてきた。
この２段階の薄膜化の方法では、特許文献１に示されているように、酸化後の酸化膜を除去した後にＳＯＩ膜厚を測定し、その値をもとに次段のエッチング工程の取り代を設定する方法がとられてきた。
また酸化膜の形成と除去及びエッチングによる上記２段階の薄膜化工程において、工程を短縮する方法として、酸化後に酸化膜が付いたままＳＯＩ層の膜厚を測定し、測定したＳＯＩ層の膜厚をもとに、酸化膜除去及びエッチング、更には洗浄工程を洗浄の同一バッチ処理で行う方法が提案されている。
また、酸化膜の形成と除去及びバッチ式洗浄機による薄膜化に加えて、枚葉式のエッチング装置を用いてＳＯＩ層の薄膜化を制御する方法も提案されている（特許文献２）。
しかしながら、これらの方法によってＳＯＩ層の膜厚を高精度に制御しても、酸化膜形成・除去やエッチング等の薄膜化工程において面内取り代ばらつきが生じてしまい薄膜化工程後のＳＯＩ層の面内膜厚分布が悪化してしまうため、例えばＦＤ−ＳＯＩウェーハのようにウェーハ面内の全点が目的のＳＯＩ膜厚±０．５ｎｍ以内といった高精度の膜厚均一性が必要な場合には、膜厚均一性の要求を満たせないという問題があった。
特開２００７−２６６０５９号公報 特開２０１０−０９２９０９号公報
本発明は、上記問題を解決するためになされたものであり、薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造できるＳＯＩウェーハの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程を有するＳＯＩウェーハの製造方法において、
（Ａ１）前記ＳＯＩ層が形成されたＳＯＩウェーハの前記薄膜化工程前のＳＯＩ膜厚を測定する工程、
（Ａ２）前記（Ａ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記薄膜化工程での面内取り代分布に基づいて、前記薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
（Ａ３）前記（Ａ２）工程で回転させたＳＯＩウェーハのＳＯＩ層を薄膜化する工程、
を含むＳＯＩウェーハの製造方法を提供する。
このようなＳＯＩウェーハの製造方法であれば、ＳＯＩ膜厚を調整する薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。
また、本発明では、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程を有するＳＯＩウェーハの製造方法において、
（Ｂ０）酸化性ガス雰囲気下で熱処理を行って前記ＳＯＩ層の表面に熱酸化膜を形成する工程、
（Ｂ１）前記（Ｂ０）工程で熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚を、前記熱酸化膜付きのまま測定する工程、
（Ｂ２）前記（Ｂ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記薄膜化工程での面内取り代分布に基づいて、前記薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
（Ｂ３）前記（Ｂ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及び前記ＳＯＩ層のエッチングを含むバッチ式洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｂ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を薄膜化する工程、
を含むＳＯＩウェーハの製造方法を提供する。
このようなＳＯＩウェーハの製造方法であれば、ＳＯＩ膜厚を調整する薄膜化工程の前にＳＯＩ層表面に形成した熱酸化膜を除去し、エッチングによって膜厚を調整することで、薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。
また、本発明では、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する第一と第二の薄膜化工程を有するＳＯＩウェーハの製造方法において、
（Ｃ０）酸化性ガス雰囲気下で熱処理を行って前記ＳＯＩ層の表面に熱酸化膜を形成する工程、
（Ｃ１）前記（Ｃ０）工程で熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚を、前記熱酸化膜付きのまま測定する工程、
（Ｃ２）前記（Ｃ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記第一の薄膜化工程での面内取り代分布に基づいて、前記第一の薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、
（Ｃ３）前記（Ｃ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及び前記ＳＯＩ層のエッチングを含むバッチ式洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｃ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を最終のターゲット値より厚くなるように薄膜化する第一の薄膜化工程、
（Ｃ４）前記第一の薄膜化工程後のＳＯＩウェーハのＳＯＩ膜厚を測定する工程、
（Ｃ５）前記（Ｃ４）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記第二の薄膜化工程での面内取り代分布に基づいて、前記第二の薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
（Ｃ６）前記（Ｃ５）工程で回転させたＳＯＩウェーハのＳＯＩ層のエッチングを含む洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｃ４）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を最終のターゲット値となるように薄膜化する第二の薄膜化工程、
を含むＳＯＩウェーハの製造方法を提供する。
このようなＳＯＩウェーハの製造方法であれば、ＳＯＩ膜厚を調整する薄膜化工程の前にＳＯＩ層表面に形成した熱酸化膜を除去する第一の薄膜化工程と、エッチングによって狙いの膜厚に調整する第二の薄膜化工程の２段階の薄膜化工程によって、薄膜化工程後のＳＯＩ層の面内膜厚均一性がより良好なＳＯＩウェーハを製造することができる。
またこのとき、前記（Ｃ６）工程の洗浄を、枚葉式洗浄で行うことが好ましい。
第二の薄膜化工程を枚葉式洗浄で行うことで、薄膜化工程後のＳＯＩ層の膜厚の制御性を更に向上させてＳＯＩウェーハを製造することができる。
またこのとき、前記回転位置の決定を、前記膜厚測定により得られたＳＯＩ膜厚の面内分布の最大値を示す領域と、前記予め求めた薄膜化工程での面内取り代分布の最大値を示す領域とが一致する位置に決定することが好ましい。
またこのとき、前記回転位置の決定を、前記膜厚測定により得られたＳＯＩ膜厚の面内分布の最小値を示す領域と、前記予め求めた薄膜化工程での面内取り代分布の最小値を示す領域とが一致する位置に決定することが好ましい。
またこのとき、前記回転位置の決定を、前記膜厚測定により得られたＳＯＩ膜厚の面内分布、及び前記予め求めた薄膜化工程での面内取り代分布をもとに、前記回転位置を所定の角度ずつ変えた場合の薄膜化工程後のＳＯＩ膜厚の面内分布をそれぞれ計算し、該計算した薄膜化工程後のＳＯＩ膜厚の面内最大値と面内最小値の差が最小となる位置に決定することが好ましい。
このような基準で決定した回転位置になるようにＳＯＩウェーハを回転させて薄膜化工程を行うことで、より確実に薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。
またこのとき、前記薄膜化工程前のＳＯＩ膜厚を測定する工程及びその後に行う前記ＳＯＩウェーハを回転させる工程を、同一の装置内で行うことが好ましい。
このように同一装置内で行えば、工程を簡略化することができる。
またこのとき、前記ＳＯＩ層の形成を、少なくとも、イオンの注入により形成された微小気泡層を有するボンドウェーハと支持基板となるベースウェーハとを接合する工程と、前記微小気泡層を境界として前記ボンドウェーハを剥離して前記ベースウェーハ上に薄膜を形成する工程とを有するイオン注入剥離法によって行うことが好ましい。
このように、本発明のＳＯＩウェーハの製造方法のＳＯＩ層の形成には、イオン注入剥離法を好適に用いることができる。
またこのとき、前記薄膜化工程を、ＳＣ１溶液に浸漬することによって行うことが好ましい。
このように、本発明のＳＯＩウェーハの製造方法の薄膜化工程には、ＳＣ１溶液を好適に用いることができる。
以上のように、本発明のＳＯＩウェーハの製造方法であれば、例えばＳＯＩ層表面に形成した熱酸化膜を除去してＳＯＩ層の薄膜化を行う方法や、熱酸化膜除去と膜厚調整の２段階の薄膜化工程によってＳＯＩ層の薄膜化を行う方法において、ＳＯＩ層の膜厚を高精度に制御しながら、薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。従って、このような方法であれば、極めて高いＳＯＩ層膜厚均一性が要求されるＦＤ−ＳＯＩウェーハの製造方法として好適である。また、ＳＯＩ膜厚の面内分布が向上するため、狙いのＳＯＩ膜厚を有するＳＯＩウェーハの製造歩留が向上し、結果として、プロセスのコストを低減することができる。
本発明のＳＯＩウェーハの製造方法の一例を示すフロー図である。 図１のフローでＳＯＩウェーハを製造した場合の各段階のＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布の一例を示す図であり、（ａ）は薄膜化工程前のＳＯＩ膜厚の面内分布、（ｂ）は予め求めた薄膜化工程での面内取り代分布、（ｃ）はウェーハ回転後のＳＯＩ膜厚の面内分布、（ｄ）は薄膜化工程後のＳＯＩ膜厚の面内分布を示す。 本発明のＳＯＩウェーハの製造方法の別の一例を示すフロー図である。 本発明のＳＯＩウェーハの製造方法の更に別の一例を示すフロー図である。
上述のように、ＳＯＩ膜厚を調整する薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造できるＳＯＩウェーハの製造方法の開発が求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、薄膜化工程前のＳＯＩ層の面内分布には偏りがあり、また薄膜化工程での面内取り代分布にも偏りがあるため、例えば、薄膜化工程前のＳＯＩ層の膜厚が薄い箇所が薄膜化工程での取り代の大きい箇所となってしまった場合に、薄膜化工程後のＳＯＩ層の面内膜厚均一性が悪化することを見出した。更に、本発明者らはこのことから、薄膜化工程前のＳＯＩ膜厚を測定し、測定したＳＯＩ膜厚の面内分布と予め求めた薄膜化工程での面内取り代分布に基づいて、薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、このような回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させた状態で薄膜化工程を行うことで、薄膜化工程後のＳＯＩ層の面内膜厚均一性を改善できることを見出し、本発明を完成させた。
即ち、本発明は、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程を有するＳＯＩウェーハの製造方法において、
（Ａ１）前記ＳＯＩ層が形成されたＳＯＩウェーハの前記薄膜化工程前のＳＯＩ膜厚を測定する工程、
（Ａ２）前記（Ａ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記薄膜化工程での面内取り代分布に基づいて、前記薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
（Ａ３）前記（Ａ２）工程で回転させたＳＯＩウェーハのＳＯＩ層を薄膜化する工程、
を含むＳＯＩウェーハの製造方法である。
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明のＳＯＩウェーハの製造方法の一例について、図１のフロー図を参照しながら説明する。図１のＳＯＩウェーハの製造方法では、まずウェーハにＳＯＩ層を形成し、次に薄膜化工程前のＳＯＩ膜厚を測定する（図１（Ａ１））。次に、（Ａ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布に基づいて、薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、決定した回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させる（図１（Ａ２））。次に、（Ａ２）工程で回転させたＳＯＩウェーハのＳＯＩ層を薄膜化する（図１（Ａ３））。
以下、各工程についてさらに詳しく説明する。
［ＳＯＩ層の形成］
本発明において、ＳＯＩ層の形成方法は特に限定されないが、例えば、イオンの注入により形成された微小気泡層を有するボンドウェーハと支持基板となるベースウェーハとを接合する工程と、微小気泡層を境界としてボンドウェーハを剥離してベースウェーハ上に薄膜を形成する工程とを有するイオン注入剥離法によって行うことが好ましい。イオン注入剥離法であれば、極薄で比較的面内膜厚分布の小さいＳＯＩ層が形成されたＳＯＩウェーハが得られる。
［（Ａ１）薄膜化工程前のＳＯＩ膜厚測定］
（Ａ１）工程では、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程前のＳＯＩ膜厚を測定する。薄膜化工程前のＳＯＩ膜厚測定は、特に限定されず、公知の方法で行えばよい。
［（Ａ２）ＳＯＩウェーハの回転位置の決定及びＳＯＩウェーハの回転］
（Ａ２）工程では、（Ａ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布に基づいて、薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、決定した回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させる。
ＳＯＩ膜厚を調整する薄膜化工程での面内取り代分布を予め求める際には、例えば実際に後工程である薄膜化工程で使用する薄膜化手段（例えば、バッチ式洗浄機や枚葉式洗浄機など）を用いて、ＳＯＩ膜厚がターゲット値となるように薄膜化を行い、薄膜化後にＳＯＩ膜厚測定を行って取り代分布を求めればよい。
薄膜化工程を行う際のＳＯＩウェーハの回転位置の決定は、（Ａ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布に基づいて行われる。上述のように、例えば、薄膜化工程前のＳＯＩ層の膜厚が薄い箇所が薄膜化工程での取り代の大きい箇所となってしまった場合に、薄膜化工程後のＳＯＩ層の面内膜厚均一性が悪化することから、回転位置は薄膜化工程前のＳＯＩ層の膜厚と薄膜化工程での取り代との差分のばらつきがウェーハ面内で小さくなるように決定すればよい。回転位置を決定する基準として、より具体的には、例えば以下の３つの基準を挙げることができる。
（基準１）
膜厚測定により得られたＳＯＩ膜厚の面内分布の最大値を示す領域と、予め求めた薄膜化工程での面内取り代分布の最大値を示す領域とが一致する位置を回転位置に決定する。
（基準２）
膜厚測定により得られたＳＯＩ膜厚の面内分布の最小値を示す領域と、予め求めた薄膜化工程での面内取り代分布の最小値を示す領域とが一致する位置を回転位置に決定する。
（基準３）
膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布をもとに、回転位置を所定の角度ずつ変えた場合の薄膜化工程後のＳＯＩ膜厚の面内分布をそれぞれ計算し、該計算した薄膜化工程後のＳＯＩ膜厚の面内最大値と面内最小値の差が最小となる位置を回転位置に決定する。
例えば上記のいずれかの基準で決定した回転角度になるようにＳＯＩウェーハを回転させて薄膜化工程を行うことで、薄膜化工程起因のＳＯＩ膜厚の面内分布を改善、あるいは面内分布の悪化を最小化することができる。また、もちろん回転位置の決定基準はこれらに限定されるものではなく、薄膜化工程前のＳＯＩ層の膜厚と薄膜化工程での取り代との差分のばらつきがウェーハ面内で小さくなるような任意の基準で回転位置を決定すればよい。
このとき、薄膜化工程前のＳＯＩ膜厚を測定する工程（（Ａ１）工程）及びその後に行うＳＯＩウェーハを回転させる工程（（Ａ２）工程）を同一の装置内で行えば、工程が簡略化できるため好ましい。より具体的には、（Ａ１）工程で使用したＳＯＩ膜厚測定装置内にアライメント用のウェーハ回転機構が付属している場合に、ＳＯＩ膜厚測定直後のウェーハ回収時に、測定したＳＯＩ膜厚の面内分布と予め求めた薄膜化工程での面内取り代分布に基づいてウェーハの回転位置を決定し、決定した回転位置になるようにＳＯＩ膜厚測定装置内のウェーハ回転機構を用いてウェーハを回転させた後、薄膜化工程で使用する洗浄機の洗浄用キャリア内に回収すれば、ＳＯＩ膜厚測定と薄膜化工程前のウェーハの回転を同一装置内で行うことができ、作業の簡略化が可能となる。
［（Ａ３）回転させたＳＯＩウェーハのＳＯＩ層の薄膜化］
（Ａ３）工程では、（Ａ２）工程で回転させたＳＯＩウェーハのＳＯＩ層を薄膜化する。ＳＯＩ膜厚を調整するＳＯＩ層の薄膜化の方法としては、バッチ式洗浄機を用いた洗浄（エッチング）による薄膜化を適用することが効果的であるが、これに限定されることなく、所望の取り代などに応じて、枚葉式洗浄機を用いた洗浄（エッチング）、犠牲酸化処理（バッチ処理、枚葉処理）、ガス（ＨＣｌ等）によるガスエッチング、ドライエッチング、ウェットエッチング、水素やアルゴン等の還元性雰囲気熱処理によるＳＯＩ層の減厚を伴う平坦化処理等の種々の薄膜化方法を適用することができる。
また、薄膜化工程は、ＳＯＩウェーハをＳＣ１溶液（ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液）に浸漬することによって行うことが好ましい。
バッチ式洗浄機とＳＣ１溶液を用いた洗浄（エッチング）の場合、水槽内の上下でＳｉエッチングの面内取り代分布の偏りが生じやすく、水槽上部に浸漬された部分のエッチング取り代は、水槽下部で浸漬された部分のエッチング取り代よりも小さくなる傾向がある。その原因としては循環ラインで加熱した薬液が水槽内下部から供給されることや、液面からウェーハを出し入れするために、浸漬時間がウェーハ面内で異なりウェーハ下部ほど浸漬時間が長くなることなどによる。
このことから、薄膜化工程をバッチ式洗浄機とＳＣ１溶液を用いた洗浄（エッチング）で行う場合は、薄膜化工程前のＳＯＩ膜厚測定により得られたＳＯＩ膜厚の面内分布と、上述のエッチングの面内取り代分布の偏りに基づいて、バッチ式洗浄機による洗浄前に例えばＳＯＩ膜厚の薄い部分がバッチ式洗浄機の水槽内上側になるように回転位置を決め、予めバッチ式洗浄の前にウェーハを回転させて洗浄用キャリアに仕込んで洗浄を行えば、バッチ式洗浄機による薄膜化工程後のＳＯＩ膜厚の面内分布を薄膜化工程前に比べて改善、あるいは薄膜化工程後の面内分布の悪化を最小化することができる。
また、バッチ式洗浄機での面内取り代分布を予め調べてデータベース化しておけば、薄膜化工程前のＳＯＩ膜厚測定の結果をもとに、バッチ内の各々のＳＯＩウェーハの回転位置を決定し、各々のウェーハを決定した回転位置となるように回転させた後、洗浄用キャリアに仕込んで洗浄を行うことができるため、各ウェーハの面内分布を高精度で改善できるとともに更に工程を簡略化することができる。
また、ウェーハ浸漬型の枚葉式洗浄機ではバッチ式と同様に水槽内の上下でＳｉエッチングの面内取り代分布の偏りが生じやすいため、薄膜化工程前のＳＯＩ膜厚測定により得られたＳＯＩ膜厚の面内分布と、上述のエッチングの面内取り代分布の偏りに基づいて、枚葉式洗浄機による薄膜化前にＳＯＩ膜厚の薄い部分が枚様式洗浄機の水槽内上側になるように回転位置を決め、予め枚葉式洗浄の前にウェーハを回転させて洗浄用キャリアに仕込んで洗浄を行えば、枚葉式洗浄機による薄膜化工程後のＳＯＩ膜厚の面内分布を薄膜化工程前に比べて改善、あるいは薄膜化工程後の面内分布の悪化を最小化することができる。
一方、ウェーハを水平に保持し、上部配管より薬液を注水する薬液注水型の枚葉式洗浄機では、薄膜化工程中にウェーハを連続的に回転させる方法が用いられる。このため、薄膜化工程での面内取り代分布が同心円状となり、薄膜化工程前のウェーハを決定した回転位置となるように中心軸まわりに回転させても面内膜厚分布への影響は小さいが、薄膜化工程中のウェーハの連続回転が偏心している場合では面内取り代分布が同心円からずれるために、薄膜化工程前のウェーハを所望の回転位置に回転させることで、薄膜化工程後のＳＯＩ膜厚の面内分布を薄膜化工程前に比べて改善、あるいは薄膜化工程後の面内分布の悪化を最小化することができる。
以下、図２を参照しながら本発明のＳＯＩウェーハの製造方法をより具体的に説明するが、本発明はこれに限定されるものではない。図２は、実際に図１のフローでＳＯＩウェーハを製造した場合の各段階のＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布の例を示しており、図２（ａ）は薄膜化工程前のＳＯＩ膜厚の面内分布、図２（ｂ）は予め求めた薄膜化工程での面内取り代分布、図２（ｃ）はウェーハ回転後のＳＯＩ膜厚の面内分布、図２（ｄ）は薄膜化工程後のＳＯＩ膜厚の面内分布を示す。
まず、ウェーハにＳＯＩ層を形成し、次に（Ａ１）工程として、薄膜化工程前のＳＯＩ膜厚を測定して図２（ａ）のようなＳＯＩ膜厚の面内分布を得る。例えば、図２（ａ）では、ＳＯＩ膜厚の平均値は１６．７ｎｍ、面内膜厚分布（膜厚Ｒａｎｇｅ：膜厚の面内最大値−面内最小値）は０．５９ｎｍであり、７時半の測定位置（ウェーハ上端を０度として時計回りに２２５度の位置）で最もＳＯＩ膜厚が薄いことが分かる。
次に、（Ａ２）工程として、薄膜化工程を行う際のウェーハの回転位置を決定するが、その前にＳＣ１溶液を用いたバッチ式洗浄機でＳＯＩ膜厚が１２．０ｎｍとなるまで薄膜化した際の面内取り代分布を予め測定し、図２（ｂ）のような薄膜化工程での面内取り代分布を求めておく。例えば、図２（ｂ）では、平均取り代は４．７ｎｍ、面内取り代分布（取り代Ｒａｎｇｅ：取り代の面内最大値−面内最小値）は０．１８ｎｍであり、洗浄用キャリア内の上側で取り代が最も少ないことが分かる。
次に、（Ａ１）工程で得られたＳＯＩ膜厚の面内分布（図２（ａ））と、上述のようにして求めた薄膜化工程での面内取り代分布（図２（ｂ））に基づいて、バッチ式洗浄を行う際のウェーハの回転位置を決定する。このとき、回転位置は例えば上述のような基準に基づいて任意に決定することができるが、ここでは、最もＳＯＩ膜厚が薄い７時半の測定位置を、取り代が最も少ない洗浄用キャリア内の上側に合わせた状態でバッチ式洗浄を行う場合を例に挙げる。この場合、最もＳＯＩ膜厚が薄い７時半の測定位置が洗浄用キャリア内の上側（０時の位置）になるように、時計回りに１３５度回転させる（図２（ｃ））。このときのウェーハの回転は、上述のように、（Ａ１）工程に使用したＳＯＩ膜厚測定装置内で行ってもよいし、ＳＯＩ膜厚測定装置から取り出してから別途行ってもよい。
次に、（Ａ３）工程として、図２（ｃ）のように時計回りに１３５度回転させた状態のウェーハを洗浄用キャリアに移載し、ＳＯＩ膜厚が１２．０ｎｍとなるまでＳＣ１溶液を用いたバッチ式洗浄機による薄膜化を行う。
薄膜化工程後のＳＯＩ膜厚分布を測定すると、図２（ｄ）のようにＳＯＩ膜厚の平均値は１２．０ｎｍ、面内膜厚分布（膜厚Ｒａｎｇｅ）は０．５６ｎｍとなっており、このことから図１のようなフローで薄膜化工程を行うことで、薄膜化工程前に比べて面内膜厚分布を改善させることができ、薄膜化工程後の面内膜厚均一性が良好なＳＯＩウェーハを製造できることが分かる。
以上説明したように、本発明のＳＯＩウェーハの製造方法であれば、ＳＯＩ膜厚を調整する薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。
また、本発明では、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程を有するＳＯＩウェーハの製造方法において、
（Ｂ０）酸化性ガス雰囲気下で熱処理を行って前記ＳＯＩ層の表面に熱酸化膜を形成する工程、
（Ｂ１）前記（Ｂ０）工程で熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚を、前記熱酸化膜付きのまま測定する工程、
（Ｂ２）前記（Ｂ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記薄膜化工程での面内取り代分布に基づいて、前記薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
（Ｂ３）前記（Ｂ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及び前記ＳＯＩ層のエッチングを含むバッチ式洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｂ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を薄膜化する工程、
を含むＳＯＩウェーハの製造方法を提供する。
このようなＳＯＩウェーハの製造方法の一例について、図３のフロー図を参照しながら説明する。図３のＳＯＩウェーハの製造方法では、まずウェーハにＳＯＩ層を形成し、次に酸化性ガス雰囲気下で熱処理を行ってＳＯＩ層の表面に熱酸化膜を形成する（図３（Ｂ０））。次に、薄膜化工程前のＳＯＩ膜厚を、熱酸化膜付きのまま測定する（図３（Ｂ１））。次に、（Ｂ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた薄膜化工程での面内取り代分布に基づいて、薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、決定した回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させる（図３（Ｂ２））。次に、（Ｂ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及びＳＯＩ層のエッチングを含むバッチ式洗浄によって、ＳＯＩ層のエッチング量を（Ｂ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、ＳＯＩ層を薄膜化する（図３（Ｂ３））。
［（Ｂ０）熱酸化膜の形成］
本発明において、熱酸化膜の形成は酸化性ガス雰囲気下で熱処理を行う方法であれば特に限定されず、公知の方法で行うことができる。
なお、ＳＯＩ層の形成、（Ｂ１）工程、及び（Ｂ２）工程は、それぞれ上述のＳＯＩ層の形成、（Ａ１）工程、及び（Ａ２）工程と同様に行えばよい。
［（Ｂ３）回転させたＳＯＩウェーハのＳＯＩ層の薄膜化］
（Ｂ３）工程では、（Ｂ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及びＳＯＩ層のエッチングを含むバッチ式洗浄によって、ＳＯＩ層のエッチング量を（Ｂ１）工程で得られたＳＯＩ膜厚（例えば、面内平均値）に応じて制御しながら、ＳＯＩ層を薄膜化する。ＳＯＩ層のエッチングを含むバッチ式洗浄による薄膜化の具体的な方法は、特に限定されないが、上述のバッチ式洗浄機とＳＣ１溶液を用いた洗浄（エッチング）を適用することが好ましい。
このようなＳＯＩウェーハの製造方法であれば、薄膜化工程の前にＳＯＩ層表面に形成した熱酸化膜を除去し、エッチングによって膜厚を調整することで、薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。
また、本発明では、ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する第一と第二の薄膜化工程を有するＳＯＩウェーハの製造方法において、
（Ｃ０）酸化性ガス雰囲気下で熱処理を行って前記ＳＯＩ層の表面に熱酸化膜を形成する工程、
（Ｃ１）前記（Ｃ０）工程で熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚を、前記熱酸化膜付きのまま測定する工程、
（Ｃ２）前記（Ｃ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記第一の薄膜化工程での面内取り代分布に基づいて、前記第一の薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、
（Ｃ３）前記（Ｃ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及び前記ＳＯＩ層のエッチングを含むバッチ式洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｃ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を最終のターゲット値より厚くなるように薄膜化する第一の薄膜化工程、
（Ｃ４）前記第一の薄膜化工程後のＳＯＩウェーハのＳＯＩ膜厚を測定する工程、
（Ｃ５）前記（Ｃ４）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記第二の薄膜化工程での面内取り代分布に基づいて、前記第二の薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
（Ｃ６）前記（Ｃ５）工程で回転させたＳＯＩウェーハのＳＯＩ層のエッチングを含む洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｃ４）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を最終のターゲット値となるように薄膜化する第二の薄膜化工程、
を含むＳＯＩウェーハの製造方法を提供する。
このようなＳＯＩウェーハの製造方法の一例について、図４のフロー図を参照しながら説明する。図４のＳＯＩウェーハの製造方法では、まずウェーハにＳＯＩ層を形成し、次に酸化性ガス雰囲気下で熱処理を行ってＳＯＩ層の表面に熱酸化膜を形成する（図４（Ｃ０））。次に、第一の薄膜化工程前のＳＯＩ膜厚を、熱酸化膜付きのまま測定する（図４（Ｃ１））。次に、（Ｃ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた第一の薄膜化工程での面内取り代分布に基づいて、第一の薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、決定した回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させる（図４（Ｃ２））。次に、（Ｃ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及びＳＯＩ層のエッチングを含むバッチ式洗浄によって、ＳＯＩ層のエッチング量を（Ｃ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、ＳＯＩ層を最終のターゲット値より厚くなるように薄膜化する（第一の薄膜化工程；図４（Ｃ３））。次に、第一の薄膜化工程後のＳＯＩウェーハのＳＯＩ膜厚を測定する（図４（Ｃ４））。次に、（Ｃ４）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた第二の薄膜化工程での面内取り代分布に基づいて、第二の薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、該回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させる（図４（Ｃ５））。次に、（Ｃ５）工程で回転させたＳＯＩウェーハのＳＯＩ層のエッチングを含む洗浄によって、ＳＯＩ層のエッチング量を（Ｃ４）工程で得られたＳＯＩ膜厚に応じて制御しながら、ＳＯＩ層を最終のターゲット値となるように薄膜化する（第二の薄膜化工程；図４（Ｃ６））。
なお、ＳＯＩ層の形成、（Ｃ１）工程、及び（Ｃ２）工程は、それぞれ上述のＳＯＩ層の形成、（Ａ１）工程、及び（Ａ２）工程と同様に行えばよい。また、（Ｃ０）工程は、上述の（Ｂ０）工程と同様に行えばよい。
［（Ｃ３）回転させたＳＯＩウェーハのＳＯＩ層の薄膜化（第一の薄膜化工程）］
（Ｃ３）工程では、（Ｃ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及びＳＯＩ層のエッチングを含むバッチ式洗浄によって、ＳＯＩ層のエッチング量を（Ｃ１）工程で得られたＳＯＩ膜厚（例えば、面内平均値）に応じて制御しながら、ＳＯＩ層を最終のターゲット値より厚くなるように薄膜化する。（Ｃ３）工程は、上述の（Ｂ３）工程と同様にして行えばよいが、第一の薄膜化工程では最終のターゲット値より厚くなるように薄膜化し、後述の第二の薄膜化工程で最終のターゲット値となるように薄膜化する。
［（Ｃ４）第一の薄膜化工程後のＳＯＩ膜厚測定］
（Ｃ４）工程では、第一の薄膜化工程後のＳＯＩウェーハのＳＯＩ膜厚を測定する。（Ｃ４）工程は、上述の（Ａ１）工程と同様に行えばよい。
［（Ｃ５）ＳＯＩウェーハの回転位置の決定及びＳＯＩウェーハの回転］
（Ｃ５）工程では、（Ｃ４）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた第二の薄膜化工程での面内取り代分布に基づいて、第二の薄膜化工程を行う際のＳＯＩウェーハの回転位置を決定し、該回転位置になるようにＳＯＩウェーハを中心軸まわりに回転させる。（Ｃ５）工程は、上述の（Ａ２）工程と同様に行えばよい。
［（Ｃ６）回転させたＳＯＩウェーハのＳＯＩ層の薄膜化（第二の薄膜化工程）］
（Ｃ６）工程では、（Ｃ５）工程で回転させたＳＯＩウェーハのＳＯＩ層のエッチングを含む洗浄によって、ＳＯＩ層のエッチング量を（Ｃ４）工程で得られたＳＯＩ膜厚（例えば、面内平均値）に応じて制御しながら、ＳＯＩ層を最終のターゲット値となるように薄膜化する。なお、（Ｃ６）工程の洗浄は、上述の（Ａ３）工程と同様にして行えばよく、特に枚葉式洗浄で行うことが好ましい。
このようなＳＯＩウェーハの製造方法であれば、薄膜化工程の前にＳＯＩ層表面に形成した熱酸化膜を除去する第一の薄膜化工程と、エッチングによって狙いの膜厚に調整する第二の薄膜化工程の２段階の薄膜化工程によって、薄膜化工程後のＳＯＩ層の面内膜厚均一性がより良好なＳＯＩウェーハを製造することができる。
なお、以上説明した本発明のＳＯＩウェーハの製造方法は、スマートカット法やＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法、ｒＴＣＣＰ（ｒｏｏｍ−Ｔｅｍｅｒａｔｕｒｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｌｅａｖｅ Ｐｒｏｃｅｓｓ）法といった種々のＳＯＩウェーハ製造方法に適用でき、これらの方法においても、薄膜化工程前に薄膜化工程を行う際の回転位置を決定し、決定した回転位置になるようにＳＯＩウェーハを回転させることで、薄膜化工程後のＳＯＩ層の面内膜厚均一性を改善させることができる。
以上のように、本発明のＳＯＩウェーハの製造方法であれば、例えばＳＯＩ層表面に形成した熱酸化膜を除去してＳＯＩ層の薄膜化を行う方法や、熱酸化膜除去と膜厚調整の２段階の薄膜化工程によってＳＯＩ層の薄膜化を行う方法において、ＳＯＩ層の膜厚を高精度に制御しながら、薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造することができる。従って、このような方法であれば、極めて高いＳＯＩ層膜厚均一性が要求されるＦＤ−ＳＯＩウェーハの製造方法として好適である。また、ＳＯＩ膜厚の面内分布が向上するため、狙いのＳＯＩ膜厚を有するＳＯＩウェーハの製造歩留が向上し、結果として、プロセスのコストを低減することができる。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。なお、以下の実施例及び比較例では、ＳＯＩ層の最終のターゲット値を１２．０ｎｍとし、第一と第二の薄膜化工程によって薄膜化を行った。
（実施例１）
まず、イオン注入剥離法を用いて作製されたＳＯＩ膜厚１５０ｎｍのＳＯＩウェーハ（直径３００ｍｍ）を５０枚用意し、このＳＯＩウェーハに対して表１に示す酸化条件で熱処理を行ってＳＯＩ層の表面に熱酸化膜を形成した。次に、エリプソメーターを用いて、熱酸化膜を形成したＳＯＩウェーハのＳＯＩ層と熱酸化膜の膜厚を測定した。結果を表１に示す。
次に、膜厚測定により得られたＳＯＩ膜厚の面内分布と、予め求めた第一の薄膜化工程での面内取り代分布に基づいて、ＳＯＩ層の面内膜厚で最も薄い領域が第一の薄膜化工程を行う洗浄槽内の上側（即ち、取り代が最小となる領域）になるように、ＳＯＩ膜厚測定後に移載機（ＳＯＩ膜厚測定装置外）でウェーハを時計回りに１３５度回転させてから洗浄用キャリアに移載した。
次に、第一の薄膜化工程として、複数のウェーハを１つのバッチとして同一カセットに纏めるバッチ式の洗浄機を用いて、表１に示す洗浄条件で、ＳＯＩ膜厚が（最終のターゲット値より厚い）１３．０ｎｍになるようにバッチ式洗浄を行った（酸化膜除去洗浄）。なお、洗浄は１５％ＨＦ溶液を用いた洗浄（１００ｓｅｃ）と、ＳＣ１溶液（ＮＨ４ＯＨ水溶液（２９％）：Ｈ２Ｏ２水溶液（３０％）：Ｈ２Ｏ＝１：１：５；液温７６℃）を用いた洗浄（２４０ｓｅｃ）を組み合わせて行った。
その後、第一の薄膜化工程後のＳＯＩ膜厚の測定を行った。結果を表１に示す。
次に、第一の薄膜化工程後のＳＯＩ膜厚測定により得られたＳＯＩ膜厚の面内分布と、予め求めた第二の薄膜化工程での面内取り代分布に基づいて、ＳＯＩ層の面内膜厚で最も薄い領域が第二の薄膜化工程を行う洗浄槽内の上側（即ち、取り代が最小となる領域）になるように、ＳＯＩ膜厚測定後に移載機（ＳＯＩ膜厚測定装置外）でそれぞれのウェーハを回転させてから洗浄用キャリアに移載した。
次に、第二の薄膜化工程として、バッチ式の洗浄機を用いて、表１に示す洗浄条件でＳＣ１溶液を用いてバッチ式洗浄を行った（膜厚調整洗浄）。バッチ式の膜厚調整洗浄では、第一の薄膜化工程後のＳＯＩ膜厚測定結果に基づき、ＳＯＩ膜厚の面内平均値が０．１ｎｍ毎にＳＯＩウェーハを収容する洗浄用キャリアを分割し、キャリア毎に膜厚調整洗浄のＳＣ１浸漬時間を変えてターゲット値（１２．０ｎｍ）まで薄膜化を行った。なお、ＳＣ１は第一の薄膜化工程と同様のものを使用した。
その後、第二の薄膜化工程後のＳＯＩ膜厚の測定を行った。更に、測定した第二の薄膜化工程後のＳＯＩ膜厚の面内分布からＳＯＩ層が１２．０ｎｍ±０．５ｎｍとなったウェーハの割合（歩留）を算出した。結果を表１に示す。
（実施例２）
第一の薄膜化工程を行う前のＳＯＩウェーハの回転、及び第二の薄膜化工程を行う前のＳＯＩウェーハの回転を、別途ウェーハの回転工程を設けずＳＯＩ膜厚測定装置内のウェーハ回転機構で行う以外は実施例１と同様の操作を行い、ＳＯＩ層の薄膜化を行った。なお、第一の薄膜化工程及び第二の薄膜化工程を行う前のＳＯＩウェーハの回転では、実施例１と同様に、ＳＯＩ層の面内膜厚で最も薄い領域が薄膜化工程を行う洗浄槽内の上側（即ち、取り代が最小となる領域）になるように回転させた。
実験条件、各段階でのＳＯＩ膜厚測定結果、及び算出した歩留を表１に示す。
（実施例３）
第一の薄膜化工程を行う前のＳＯＩウェーハの回転、及び第二の薄膜化工程を行う前のＳＯＩウェーハの回転を、別途ウェーハの回転工程を設けずＳＯＩ膜厚測定装置内のウェーハ回転機構で行い、また第二の薄膜化工程をウェーハ浸漬型の枚葉式洗浄で行う以外は実施例１と同様の操作を行い、ＳＯＩ層の薄膜化を行った。なお、第一の薄膜化工程及び第二の薄膜化工程を行う前のＳＯＩウェーハの回転では、実施例１と同様に、ＳＯＩ層の面内膜厚で最も薄い領域が薄膜化工程を行う洗浄槽内の上側（即ち、取り代が最小となる領域）になるように回転させた。
また、ウェーハ浸漬型の枚葉式洗浄では、第一の薄膜化工程後のＳＯＩ膜厚測定結果に基づき、ＳＯＩ膜厚に応じてウェーハ毎にＳＣ１浸漬時間を変えてターゲット値（１２．０ｎｍ）まで薄膜化を行った。なお、ＳＣ１は第一の薄膜化工程と同様のものを使用した。
実験条件、各段階でのＳＯＩ膜厚測定結果、及び算出した歩留を表１に示す。
（比較例１）
第一の薄膜化工程を行う前のＳＯＩウェーハの回転、及び第二の薄膜化工程を行う前のＳＯＩウェーハの回転を行わない以外は実施例１と同様の操作を行い、ＳＯＩ層の薄膜化を行った。実験条件、各段階でのＳＯＩ膜厚測定結果、及び算出した歩留を表１に示す。
Figure 0006086105
表１に示されるように、第一の薄膜化工程（酸化膜除去洗浄）後のＳＯＩ膜厚を比較すると、第一の薄膜化工程の前にウェーハを回転させた実施例１〜３では、第一の薄膜化工程後の膜厚Ｒａｎｇｅが０．６４ｎｍとなっており、ウェーハを回転させなかった比較例１（膜厚Ｒａｎｇｅ＝０．７５ｎｍ）と比べて、ＳＯＩ層の膜厚Ｒａｎｇｅが改善していた。
また、第二の薄膜化工程（膜厚調整洗浄）後のＳＯＩ膜厚を比較すると、第二の薄膜化工程の前にウェーハを回転させた実施例１〜３では、第二の薄膜化工程後の膜厚Ｒａｎｇｅが０．６１ｎｍとなっており、ウェーハを回転させなかった比較例１（膜厚Ｒａｎｇｅ＝０．７９ｎｍ）と比べて、ＳＯＩ層の膜厚Ｒａｎｇｅが改善していた。
また、膜厚Ｒａｎｇｅが改善した結果、ＳＯＩ膜厚の規格（１２．０ｎｍ±０．５ｎｍ）に対する製造歩留が向上した。
なお、膜厚Ｒａｎｇｅや歩留については、ＳＯＩ膜厚測定のウェーハ回収時にＳＯＩ膜厚測定装置内でウェーハを回転させる場合（実施例２）と、ＳＯＩ膜厚測定後に別途ウェーハを回転させる場合（実施例１）で差は見られなかった。
以上のことから、本発明のＳＯＩウェーハの製造方法であれば、ＳＯＩ膜厚を調整する薄膜化工程後のＳＯＩ層の面内膜厚均一性が良好なＳＯＩウェーハを製造できることが明らかとなった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (10)

  1. ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程を有するＳＯＩウェーハの製造方法において、
    （Ａ１）前記ＳＯＩ層が形成されたＳＯＩウェーハの前記薄膜化工程前のＳＯＩ膜厚を測定する工程、
    （Ａ２）前記（Ａ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記薄膜化工程での面内取り代分布に基づいて、前記薄膜化工程前のＳＯＩ膜厚と前記薄膜化工程での取り代との差分のばらつきがウェーハ面内で小さくなるように、前記薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
    （Ａ３）前記（Ａ２）工程で回転させたＳＯＩウェーハのＳＯＩ層を薄膜化する工程、
    を含むことを特徴とするＳＯＩウェーハの製造方法。
  2. ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する薄膜化工程を有するＳＯＩウェーハの製造方法において、
    （Ｂ０）酸化性ガス雰囲気下で熱処理を行って前記ＳＯＩ層の表面に熱酸化膜を形成する工程、
    （Ｂ１）前記（Ｂ０）工程で熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚を、前記熱酸化膜付きのまま測定する工程、
    （Ｂ２）前記（Ｂ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記薄膜化工程での面内取り代分布に基づいて、前記熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚と前記薄膜化工程での取り代との差分のばらつきがウェーハ面内で小さくなるように、前記薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
    （Ｂ３）前記（Ｂ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及び前記ＳＯＩ層のエッチングを含むバッチ式洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｂ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を薄膜化する工程、
    を含むことを特徴とするＳＯＩウェーハの製造方法。
  3. ＳＯＩ層が形成されたＳＯＩウェーハのＳＯＩ膜厚を調整する第一と第二の薄膜化工程を有するＳＯＩウェーハの製造方法において、
    （Ｃ０）酸化性ガス雰囲気下で熱処理を行って前記ＳＯＩ層の表面に熱酸化膜を形成する工程、
    （Ｃ１）前記（Ｃ０）工程で熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚を、前記熱酸化膜付きのまま測定する工程、
    （Ｃ２）前記（Ｃ１）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記第一の薄膜化工程での面内取り代分布に基づいて、前記熱酸化膜が形成されたＳＯＩウェーハのＳＯＩ膜厚と前記第一の薄膜化工程での取り代との差分のばらつきがウェーハ面内で小さくなるように、前記第一の薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、
    （Ｃ３）前記（Ｃ２）工程で回転させたＳＯＩウェーハのＳＯＩ層表面の熱酸化膜除去及び前記ＳＯＩ層のエッチングを含むバッチ式洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｃ１）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を最終のターゲット値より厚くなるように薄膜化する第一の薄膜化工程、
    （Ｃ４）前記第一の薄膜化工程後のＳＯＩウェーハのＳＯＩ膜厚を測定する工程、
    （Ｃ５）前記（Ｃ４）工程の膜厚測定により得られたＳＯＩ膜厚の面内分布、及び予め求めた前記第二の薄膜化工程での面内取り代分布に基づいて、前記第一の薄膜化工程後のＳＯＩウェーハのＳＯＩ膜厚と前記第二の薄膜化工程での取り代との差分のばらつきがウェーハ面内で小さくなるように、前記第二の薄膜化工程を行う際の前記ＳＯＩウェーハの回転位置を決定し、該回転位置になるように前記ＳＯＩウェーハを中心軸まわりに回転させる工程、及び
    （Ｃ６）前記（Ｃ５）工程で回転させたＳＯＩウェーハのＳＯＩ層のエッチングを含む洗浄によって、前記ＳＯＩ層のエッチング量を前記（Ｃ４）工程で得られたＳＯＩ膜厚に応じて制御しながら、前記ＳＯＩ層を最終のターゲット値となるように薄膜化する第二の薄膜化工程、
    を含むことを特徴とするＳＯＩウェーハの製造方法。
  4. 前記（Ｃ６）工程の洗浄を、枚葉式洗浄で行うことを特徴とする請求項３に記載のＳＯＩウェーハの製造方法。
  5. 前記回転位置の決定を、前記膜厚測定により得られたＳＯＩ膜厚の面内分布の最大値を示す領域と、前記予め求めた薄膜化工程での面内取り代分布の最大値を示す領域とが一致する位置に決定することを特徴とする請求項１から請求項４のいずれか一項に記載のＳＯＩウェーハの製造方法。
  6. 前記回転位置の決定を、前記膜厚測定により得られたＳＯＩ膜厚の面内分布の最小値を示す領域と、前記予め求めた薄膜化工程での面内取り代分布の最小値を示す領域とが一致する位置に決定することを特徴とする請求項１から請求項４のいずれか一項に記載のＳＯＩウェーハの製造方法。
  7. 前記回転位置の決定を、前記膜厚測定により得られたＳＯＩ膜厚の面内分布、及び前記予め求めた薄膜化工程での面内取り代分布をもとに、前記回転位置を所定の角度ずつ変えた場合の薄膜化工程後のＳＯＩ膜厚の面内分布をそれぞれ計算し、該計算した薄膜化工程後のＳＯＩ膜厚の面内最大値と面内最小値の差が最小となる位置に決定することを特徴とする請求項１から請求項４のいずれか一項に記載のＳＯＩウェーハの製造方法。
  8. 前記薄膜化工程前のＳＯＩ膜厚を測定する工程及びその後に行う前記ＳＯＩウェーハを回転させる工程を、同一の装置内で行うことを特徴とする請求項１から請求項７のいずれか一項に記載のＳＯＩウェーハの製造方法。
  9. 前記ＳＯＩ層の形成を、少なくとも、イオンの注入により形成された微小気泡層を有するボンドウェーハと支持基板となるベースウェーハとを接合する工程と、前記微小気泡層を境界として前記ボンドウェーハを剥離して前記ベースウェーハ上に薄膜を形成する工程とを有するイオン注入剥離法によって行うことを特徴とする請求項１から請求項８のいずれか一項に記載のＳＯＩウェーハの製造方法。
  10. 前記薄膜化工程を、ＳＣ１溶液に浸漬することによって行うことを特徴とする請求項１から請求項９のいずれか一項に記載のＳＯＩウェーハの製造方法。
JP2014194425A 2014-09-24 2014-09-24 Ｓｏｉウェーハの製造方法 Active JP6086105B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2014194425A JP6086105B2 (ja) 2014-09-24 2014-09-24 Ｓｏｉウェーハの製造方法
EP15844654.2A EP3200219B1 (en) 2014-09-24 2015-08-28 Soi wafer manufacturing method
US15/508,237 US10115580B2 (en) 2014-09-24 2015-08-28 Method for manufacturing an SOI wafer
PCT/JP2015/004358 WO2016047047A1 (ja) 2014-09-24 2015-08-28 Ｓｏｉウェーハの製造方法
CN201580047351.0A CN106663597B (zh) 2014-09-24 2015-08-28 Soi晶圆的制造方法
SG11201701629WA SG11201701629WA (en) 2014-09-24 2015-08-28 Method for manufacturing an soi wafer
KR1020177006584A KR102259162B1 (ko) 2014-09-24 2015-08-28 Soi 웨이퍼의 제조방법
TW104128754A TWI640033B (zh) 2014-09-24 2015-09-01 Method for manufacturing germanium wafer on insulator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014194425A JP6086105B2 (ja) 2014-09-24 2014-09-24 Ｓｏｉウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2016066692A JP2016066692A (ja) 2016-04-28
JP6086105B2 true JP6086105B2 (ja) 2017-03-01

Family

ID=55580599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014194425A Active JP6086105B2 (ja) 2014-09-24 2014-09-24 Ｓｏｉウェーハの製造方法

Country Status (8)

Country Link
US (1) US10115580B2 (ja)
EP (1) EP3200219B1 (ja)
JP (1) JP6086105B2 (ja)
KR (1) KR102259162B1 (ja)
CN (1) CN106663597B (ja)
SG (1) SG11201701629WA (ja)
TW (1) TWI640033B (ja)
WO (1) WO2016047047A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6354363B2 (ja) * 2014-06-12 2018-07-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
JP6747386B2 (ja) * 2017-06-23 2020-08-26 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US10985028B1 (en) * 2019-10-18 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP3297417B2 (ja) * 2000-03-29 2002-07-02 株式会社半導体先端テクノロジーズ ウェット洗浄装置およびウェットエッチング方法
JP4274813B2 (ja) * 2003-02-19 2009-06-10 株式会社ルネサステクノロジ 製品ウェハの処理レシピ決定方法
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7256104B2 (en) 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
JP2005051210A (ja) * 2003-07-15 2005-02-24 Matsushita Electric Ind Co Ltd 面内分布データの圧縮法、面内分布の測定方法、面内分布の最適化方法、プロセス装置の管理方法及びプロセス管理方法
JP4087345B2 (ja) 2004-03-02 2008-05-21 信越半導体株式会社 Ｓｏｉウェーハの結晶欠陥の評価方法
FR2868599B1 (fr) 2004-03-30 2006-07-07 Soitec Silicon On Insulator Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur
JP2007173354A (ja) 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
WO2007074551A1 (ja) 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2007266059A (ja) * 2006-03-27 2007-10-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
DE102006023497B4 (de) 2006-05-18 2008-05-29 Siltronic Ag Verfahren zur Behandlung einer Halbleiterscheibe
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Ｓｏｉ基板の表面処理方法
JP5689218B2 (ja) * 2008-03-21 2015-03-25 信越化学工業株式会社 支持基板が透明なｓｏｉ基板の欠陥検出方法
JP5458525B2 (ja) * 2008-08-05 2014-04-02 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
JP5320954B2 (ja) 2008-10-03 2013-10-23 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2010153809A (ja) * 2008-11-26 2010-07-08 Sumco Corp シリコンウェーハの表面に形成された所定の膜厚を有する層の膜厚分布を均一化する処理方法及びシリコンウェーハの厚み分布を均一化する処理方法
KR20100092909A (ko) 2009-02-13 2010-08-23 주식회사 엘지생명과학 잔틴 옥시다제 저해제로서 효과적인 신규 화합물, 그 제조방법 및 그를 함유하는 약제학적 조성물
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
JP2011253906A (ja) * 2010-06-01 2011-12-15 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2012004294A (ja) * 2010-06-16 2012-01-05 Shibaura Mechatronics Corp 基板処理装置および基板処理方法
JP5927894B2 (ja) 2011-12-15 2016-06-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
EP3200219B1 (en) 2022-04-27
CN106663597A (zh) 2017-05-10
JP2016066692A (ja) 2016-04-28
CN106663597B (zh) 2019-05-17
KR20170058924A (ko) 2017-05-29
EP3200219A4 (en) 2018-06-27
US20170287697A1 (en) 2017-10-05
TW201624531A (zh) 2016-07-01
SG11201701629WA (en) 2017-04-27
WO2016047047A1 (ja) 2016-03-31
EP3200219A1 (en) 2017-08-02
US10115580B2 (en) 2018-10-30
TWI640033B (zh) 2018-11-01
KR102259162B1 (ko) 2021-06-01

Similar Documents

Publication Publication Date Title
JP6086105B2 (ja) Ｓｏｉウェーハの製造方法
TW419725B (en) Method for manufacturing SOI wafer and SOI wafer
JP6324775B2 (ja) 基板処理装置および基板処理装置を用いた基板処理方法
US9496130B2 (en) Reclaiming processing method for delaminated wafer
CN110223916B (zh) 一种硅晶片的加工方法
JP5458525B2 (ja) Ｓｏｉウェーハの製造方法
TWI601185B (zh) A semiconductor wafer cleaning tank and a method of manufacturing a bonded wafer
JP2017188549A (ja) スピンエッチング方法及び装置並びに半導体ウェーハの製造方法
WO2013136146A1 (en) Process for thinning the active silicon layer of a substrate of "silicon on insulator" (soi) type
JP2007242972A (ja) Ｓｏｉウェーハの製造方法
JP5370381B2 (ja) 液処理方法、液処理装置及び記憶媒体
JP6152829B2 (ja) Ｓｏｉウェーハの製造方法
TWI266675B (en) CMP apparatus for polishing dielectric layer and method of controlling dielectric layer thickness
JP2004349493A (ja) 膜厚調整装置及びｓｏｉ基板の製造方法
JP7364071B2 (ja) Ｓｏｉウェーハの製造方法
JP2019110213A (ja) 半導体ウェーハの製造方法
JP2004343013A (ja) シリコン材料のエッチング方法
CN102945830B (zh) 一种控制浅沟道绝缘层制程中衬底氧化层的均匀性的方法
JP2010153627A (ja) 裏面照射型固体撮像素子の製造方法
CN109273358A (zh) 晶圆的侧墙刻蚀方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170117

R150 Certificate of patent or registration of utility model

Ref document number: 6086105

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250