JP6152829B2 - Soiウェーハの製造方法 - Google Patents

Soiウェーハの製造方法 Download PDF

Info

Publication number
JP6152829B2
JP6152829B2 JP2014124046A JP2014124046A JP6152829B2 JP 6152829 B2 JP6152829 B2 JP 6152829B2 JP 2014124046 A JP2014124046 A JP 2014124046A JP 2014124046 A JP2014124046 A JP 2014124046A JP 6152829 B2 JP6152829 B2 JP 6152829B2
Authority
JP
Japan
Prior art keywords
soi
soi layer
cleaning
wafer
batch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014124046A
Other languages
English (en)
Other versions
JP2016004890A (ja
Inventor
阿賀 浩司
浩司 阿賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2014124046A priority Critical patent/JP6152829B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to US15/313,473 priority patent/US9953860B2/en
Priority to SG11201609805PA priority patent/SG11201609805PA/en
Priority to EP15809306.2A priority patent/EP3159911B1/en
Priority to KR1020167035257A priority patent/KR102241303B1/ko
Priority to CN201580027234.8A priority patent/CN106415784B/zh
Priority to PCT/JP2015/002042 priority patent/WO2015194079A1/ja
Priority to TW104112236A priority patent/TWI611568B/zh
Publication of JP2016004890A publication Critical patent/JP2016004890A/ja
Application granted granted Critical
Publication of JP6152829B2 publication Critical patent/JP6152829B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052Wet cleaning only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67028Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H01L21/67057Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing with the semiconductor substrates being dipped in baths or vessels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Description

本発明は、SOIウェーハの製造方法に関し、特に、FDSOI(Fully Depleted Silicon−On−Insulator:完全空乏型SOI)と呼ばれ、極めて高いSOI層膜厚の均一性が要求されるSOIウェーハの製造方法に関する。
従来、SOI層を薄膜化する方法の1つとして、SOIウェーハをバッチ式熱処理炉で熱処理し、SOI表面のSiを酸化により酸化膜に変質させた後に、酸化膜を除去する方法が行われてきた。
この方法により、SOI膜厚(SOI層の膜厚)を精度良く目的の値(ターゲット値)に薄膜化するには、酸化膜厚が狙い値になるよう正確に制御することが必要となる。しかしながら、酸化時間中の大気圧の変動により酸化レートが変化するため、実際に熱処理により成長する酸化膜の厚さを正確に制御することは非常に困難である。このため、酸化による薄膜化を行う場合には、薄膜化後のSOI膜厚が目的の値よりも若干厚くなるように酸化による薄膜化を行い、その後、別途、エッチングによる薄膜化によって目的の値になるようにエッチング時間を制御する方法がとられてきた。
この2段階の薄膜化の方法としては、例えば、特許文献1に示されている様に、酸化後の酸化膜を除去した後にSOI層の膜厚を測定し、その値を元に次段のエッチング工程の取り代を設定する方法がとられてきた。
また、酸化+エッチングによる前記2段の薄膜化工程において、上記工程を短縮する方法として、酸化後に酸化膜が付いたまま、SOI層の膜厚を測定し、測定したSOIの値を元に、酸化膜除去とエッチング+洗浄工程を洗浄の同一バッチ処理で行う方法が提案されている(特許文献2)。
特開2007−266059号公報 特開2010−92909号公報
しかし、これらの方法によってSOI層の膜厚を高精度に制御しようとしても、バッチ式熱処理等の熱処理で発生した酸化膜の厚さのバラツキや、エッチング(バッチ式洗浄等の洗浄)による取り代バラツキ(SOI層のエッチング量のバラツキ)により、同一バッチ内で処理された複数のSOIウェーハにおいて、膜厚バラツキ(SOI膜厚のバラツキ)が生じる。
図5は、1バッチ25枚のSOIウェーハに対し、SC1洗浄液(アンモニア水と過酸化水素水の混合水溶液)でSOI層を14.5nm程度減厚するバッチ式洗浄(エッチング)を行った際の洗浄カセット内のスロット位置と、SOI層(Si)の取り代の面内平均値との関係を示しており、バッチ内の取り代バラツキがP−V(Peak to Valley)値(最大値から最小値を引いた値)で0.61nmになっていることを表している。
図6は、1バッチ100枚のSOIウェーハをバッチ式熱処理炉で熱酸化した際の炉内位置と形成された酸化膜厚(面内平均値)との関係を示している。
図6に示すようなバッチ式熱処理で発生した面内平均値の膜厚バラツキは、図5に示すように、バッチ式洗浄のみでSOI層のエッチングを行う場合では、制御・修正できない。特に、FDSOIウェーハには、高精度の膜厚均一性、例えば、SOI膜厚のバラツキを、全点(全ウェーハの全測定点)で、ターゲット値±0.5nm以内に抑えることが要求されているが、バッチ式洗浄のみではこの要求を満たすことができなかった。また、酸化後からターゲット値までの調整取り代(エッチングによる取り代)、すなわち最終段の膜厚調整取り代が多いため、ターゲット値からのずれも大きくなる傾向があった。
一方、枚葉式の洗浄機(例えば、特開2000−31071号公報の図2のようなスピン洗浄機)によるSOI膜厚調整では、バッチ内の膜厚バラツキをウェーハ単位では修正できるものの、薬液ノズル部で薬液の温度が高くなる等で、バッチ式洗浄機よりもウェーハ面内の取り代バラツキが大きく、枚葉式の洗浄(エッチング)のみで膜厚調整を行うと、ウェーハ面内の膜厚レンジ(Range(P−V値))の悪化により、全測定点で±0.5nm以下を満たすことが不可能であった。また、酸化後からターゲット値までの最終段の膜厚調整取り代はバッチ式洗浄機のみの場合と同様に多くなるため、ターゲット値からのずれも大きくなる傾向があった。
図7は、複数枚のSOIウェーハをバッチ式洗浄機のみと枚葉式洗浄機のみによりSC1洗浄を行い、SC1取り代の面内平均値と、面内の取り代レンジ(P−V値)を比較した結果を示す図である。図7に示す通り、面内の取り代レンジはバッチ式洗浄機に比べて枚葉式洗浄機の方が大きく、しかも、枚葉式洗浄機は、SC1取り代が増加するに従って取り代レンジも増加する傾向があることがわかった。
本発明は、上記問題点に鑑みてなされたものであって、SOI層の膜厚均一性に優れたSOIウェーハを製造することができるSOIウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明では、絶縁層上にSOI層が形成されたSOIウェーハの前記SOI層を所定の厚さまで減少させ、前記SOI層の膜厚をターゲット値とするSOIウェーハの製造方法であって、少なくとも、
(a)酸化性ガス雰囲気下で熱処理を行って、前記SOI層の表面に熱酸化膜を形成する工程と、
(b)前記熱酸化膜を形成した後のSOI層の膜厚を測定する工程と、
(c)前記SOI層に対してエッチング性を有する洗浄液に前記SOI層を浸漬することを含むバッチ式洗浄を行う工程であって、前記SOI層のエッチング量を、前記工程(b)で測定されたSOI層の膜厚に応じて調整することによって、前記バッチ式洗浄によるエッチング後のSOI層の膜厚を、前記ターゲット値より厚く調整するバッチ式洗浄工程と、
(d)前記バッチ式洗浄工程後のSOI層の膜厚を測定する工程と、
(e)前記SOI層に対してエッチング性を有する洗浄液に前記SOI層を浸漬することを含む枚葉式洗浄を行う工程であって、前記SOI層のエッチング量を、前記工程(d)で測定されたSOI層の膜厚に応じて調整することによって、前記枚葉式洗浄によるエッチング後のSOI層の膜厚を、前記ターゲット値に調整する枚葉式洗浄工程と
を有し、前記工程(a)の後かつ前記工程(b)の前、又は前記工程(b)の後かつ前記工程(c)の前に、前記工程(a)で形成した熱酸化膜を除去することを特徴とするSOIウェーハの製造方法を提供する。
このようなSOIウェーハの製造方法であれば、バッチ式洗浄と枚葉式洗浄を用いてSOI層の膜厚を調整することによって、バッチ式洗浄の膜厚調整によるバッチ内のSOI膜厚バラツキと、枚葉式洗浄の膜厚調整による面内の膜厚バラツキを抑制することができる。これにより、SOI層の膜厚均一性に優れたSOIウェーハを製造することができる。
また、前記工程(b)の膜厚の測定を、前記工程(a)で形成した熱酸化膜を除去せずに行い、前記工程(b)の後かつ前記工程(c)の前に、前記工程(a)で形成した熱酸化膜を、HF含有水溶液を用い、バッチ式洗浄で除去した後、前記工程(c)のバッチ式洗浄を、前記熱酸化膜を除去した後のSOI層の表面を乾燥させることなく、前記SOI層に対してエッチング性を有する洗浄液に前記SOI層を浸漬することにより行うことが好ましい。
このようなSOIウェーハの製造方法であれば、SOI層の薄膜化のプロセスを短縮しても精度良くSOI層の膜厚の制御を行うことができるので、SOI層の膜厚の精度を低下させることなくSOI層の薄膜化プロセス全体のコストを低減することができる。
また、前記SOIウェーハを、少なくとも、イオン注入により形成された微小気泡層を有するボンドウェーハと支持基板となるベースウェーハとを接合する工程と、前記微小気泡層を境界としてボンドウェーハを剥離してベースウェーハ上に薄膜を形成する工程とを有するイオン注入剥離法によって作製されたSOIウェーハとすることが好ましい。
このように、本発明のSOIウェーハの製造方法は、薄膜化を行うSOIウェーハをイオン注入剥離法によって作製されたSOIウェーハとした場合に好適に用いることができる。
また、前記バッチ式洗浄及び前記枚葉式洗浄を、SC1溶液に浸漬することを含む洗浄とすることが好ましい。
このように、SC1溶液に浸漬することにより、より精度良くSOI層の膜厚の制御を行うことができる。
また、前記工程(c)のバッチ式洗浄後のSOI層の膜厚のバッチ内平均値を、前記ターゲット値と前記ターゲット値+0.5nmの間に制御することが好ましい。
このようなSOIウェーハの製造方法であれば、枚葉式洗浄によるエッチングの取り代を最小化できるため、SOI膜厚の面内の膜厚バラツキを最小限に抑制でき、かつ、枚葉式洗浄で膜厚調整ができるため、バッチ式洗浄で生じたバッチ内の膜厚バラツキも修正できる。
本発明のSOIウェーハの製造方法であれば、枚葉式洗浄によるエッチングの取り代を低減できるため、SOI膜厚の面内の膜厚バラツキを最小限に抑制でき、かつ、枚葉式洗浄で膜厚調整ができるため、バッチ式洗浄で生じたバッチ内の膜厚バラツキも修正できる。また、バッチ式洗浄を行った後、枚葉式洗浄を行い、SOI層の膜厚を段階的に調整することにより、従来法よりも最終段の膜厚調整取り代を少なくすることができる。これにより、ターゲット値への膜厚の制御も精度良くできる。特に、本発明は、高精度の膜厚均一性(全点でターゲット値±0.5nm以内であること)が要求されるFDSOIウェーハを安定的に製造することができる。
本発明のSOIウェーハの製造方法の一例を示すフロー図である。 本発明のSOIウェーハの製造方法の別の例を示すフロー図である。 実施例の洗浄カセット内のスロット位置と、SOI層の膜厚の値との関係を示す図である。 比較例1の洗浄カセット内のスロット位置と、SOI層の膜厚の値との関係を示す図である。 バッチ式洗浄を行った際の、洗浄カセット内のスロット位置と、SOI層(Si)の取り代の面内平均値との関係を示す図である。 1バッチ100枚のSOIウェーハをバッチ式熱処理炉で熱酸化した際の炉内位置と形成された酸化膜厚(面内平均値)との関係を示す図である。 複数枚のSOIウェーハをバッチ式洗浄機のみと枚葉式洗浄機のみによりSC1洗浄を行い、SC1取り代の面内平均値と、面内の取り代レンジ(P−V値)を比較した結果を示す図である。
以下、本発明をより詳細に説明する。
上記のように、SOI層の膜厚均一性に優れたSOIウェーハを製造することができるSOIウェーハの製造方法が求められている。
本発明者らは、上記目的を達成するために鋭意検討を行った結果、熱処理により熱酸化膜が形成された後のSOIウェーハをバッチ式洗浄(例えば、HF洗浄+SC1洗浄)によりターゲットのSOI膜厚(ターゲット値)よりも若干厚くなる様に(例えば、ターゲット値+0〜+0.5nm以下)に膜厚調整した後に、さらに、ターゲット値までの最終の膜厚調整を、枚葉式洗浄によるエッチングで行うSOIウェーハの製造方法が、上記課題を解決できることを見出し、本発明を完成させた。
以下、本発明の実施の形態について図面を参照して具体的に説明するが、本発明はこれらに限定されるものではない。
図1、2は、本発明のSOIウェーハの製造方法の一例を示すフロー図である。
まず、図1(1)、図2(1)に示すように、絶縁層上にSOI層が形成されたSOIウェーハを準備する。
ここで準備するSOIウェーハは、少なくとも絶縁層上にSOI層が形成されたSOI構造を有するウェーハであればよい。例えば、単結晶シリコン等の支持層上に絶縁層が形成され(埋め込み絶縁層)、この埋め込み絶縁層上にSOI層が形成された構造を有するウェーハ等が挙げられる。
なお、本明細書中のSOI層とは、「絶縁層上のシリコン層(Silicon on Insulator)」を意味する。
SOIウェーハの作製方法等は特に限定されないが、例えば、準備するSOIウェーハを、イオン注入により形成された微小気泡層を有するボンドウェーハと支持基板となるベースウェーハとを絶縁膜を介して接合する工程と、この微小気泡層を境界としてボンドウェーハを剥離してベースウェーハ上に薄膜を形成する工程とを有するイオン注入剥離法によって作製されたSOIウェーハとすることが好ましい。
なお、本発明は、上記のイオン注入剥離法(いわゆるスマートカット(登録商標)法)やrT−CCP法(室温機械剥離法、SiGen法とも呼ばれる。)、或いはSIMOX法(Separation by Implanted Oxygen法)、といったSOIウェーハの製法にかかわらず適用できる。
次に、図1(2)、図2(2)に示すように、酸化性ガス雰囲気下で熱処理を行って、SOI層の表面に熱酸化膜を形成する(工程(a))。この熱酸化膜は、SOI層の表面に近い部分のシリコンが酸化により酸化膜に変質されるものである。酸化性ガス雰囲気としては、例えば、パイロジェニック雰囲気を挙げることができる。
次に、図1(3)、図2(4)に示すように、熱酸化膜を形成した後のSOI層の膜厚を測定する(工程(b))。SOI層の厚さの測定方法は特に限定されないが、エリプソメーターを用いた測定方法であれば、精度良くSOI層の厚さを測定することができるので好ましい。
本発明では、図2(3)に示すように、工程(a)の後かつ工程(b)の前、又は、図1(4)に示すように、工程(b)の後かつ後述する工程(c)の前に、工程(a)で形成した熱酸化膜を除去する。熱酸化膜はHF含有水溶液を用いて除去することができる。
例えば、図2(3)に示すように、工程(b)の前に熱酸化膜除去洗浄を行うことができる。この場合、熱酸化膜除去後のSOIウェーハを乾燥させた後、SOI層の膜厚を測定することができる。
また、図1のように、工程(b)において、工程(a)で形成した熱酸化膜を除去せずに膜厚の測定を行うこともできる。これにより、測定時にSOI層の表面が保護され、キズや不純物汚染等の危険性が低下し、最終的なSOIウェーハの品質と製造歩留りを向上させることができる。
また、このとき測定されるSOI層の厚さは、表面の熱酸化膜の厚さは含まないものである。この場合、工程(b)の後かつ工程(c)の前に、工程(a)で形成した熱酸化膜を除去することができるが、特に、図1(4)に示すように、HF含有水溶液を用い、バッチ式洗浄で除去することで、この熱酸化膜の除去と後述する工程(c)のSOI層のエッチングを連続したプロセスで行うことができる。
次に、図1(5)、図2(5)に示すように、SOI層に対してエッチング性を有する洗浄液にSOI層を浸漬することを含むバッチ式洗浄を行う(工程(c))。この工程では、SOI層のエッチング量を、工程(b)で測定されたSOI層の膜厚に応じて調整することによって、バッチ式洗浄によるエッチング後のSOI層の膜厚を、ターゲット値より厚く調整する。この調整の方法としては、エッチング時間を制御する方法、洗浄液の組成や温度の条件を変更する方法を挙げることができる。
工程(c)では、エッチング後のSOI層の膜厚を、ターゲット値より厚く調整すればよいが、例えば、工程(c)のバッチ式洗浄後のSOI層の膜厚のバッチ内平均値を、ターゲット値とターゲット値+0.5nmの間に制御することが好ましい。これにより、後工程である枚葉式洗浄によるエッチングの取り代を最小化できるため、SOI膜厚の面内の膜厚バラツキを最小限に抑制でき、かつ、枚葉式洗浄で1枚ごとに膜厚調整ができるため、バッチ内の膜厚バラツキも修正できる。また、従来法よりも最終段の膜厚調整取り代が少なくなるため、ターゲット値への膜厚の制御も精度良くできる。なお、バッチ内平均値とは、同一バッチ内でバッチ式洗浄された複数のSOIウェーハのSOI層の膜厚の平均値である。
SOI層に対してエッチング性を有する洗浄液としては、例えば、SC1溶液(アンモニア水と過酸化水素水の混合水溶液)を挙げることができる。
上述した図1(4)に示す方法で熱酸化膜を除去した場合、工程(c)のバッチ式洗浄を、熱酸化膜を除去した後のSOI層の表面を乾燥させることなく、SOI層に対してエッチング性を有する洗浄液にSOI層を浸漬することにより行うことが好ましい。すなわち、熱酸化膜の除去とSOI層のエッチングを連続したプロセスで行うことが好ましい。これによりSOI層の薄膜化プロセス全体が短縮され、プロセスコストを削減することができる。
次に、図1(6)、図2(6)に示すように、バッチ式洗浄工程後のSOI層の膜厚を測定する(工程(d))。SOI層の厚さの測定方法は、エリプソメーターを用いた測定方法とすることができる。
次に、図1(7)、図2(7)に示すように、SOI層に対してエッチング性を有する洗浄液にSOI層を浸漬することを含む枚葉式洗浄を行う(工程(e))。この工程では、SOI層のエッチング量を、工程(d)で測定されたSOI層の膜厚に応じて調整することによって、枚葉式洗浄によるエッチング後のSOI層の膜厚を、ターゲット値に調整する。この調整の方法としては、エッチング時間を制御する方法、洗浄液の組成や温度の条件を変更する方法を挙げることができる。特に、工程(c)で生じたバッチ内のSOI膜厚バラツキを抑えるために、各SOIウェーハごとにエッチング時間等を制御することが好ましい。
上述のように、洗浄液としては、SC1溶液を用いることができる。工程(c)のバッチ式洗浄及び工程(e)の枚葉式洗浄を、SC1溶液に浸漬することを含む洗浄とすることで、より精度良くSOI層の膜厚の制御を行うことができる。なお、これらの洗浄を実施する際、少なくともSOI層のみ洗浄液に浸漬すれば十分であるが、SOIウェーハ全体を浸漬してもよい。
このように、バッチ式洗浄を行った後、枚葉式洗浄を行い、SOI層の膜厚を段階的に調整することにより、枚葉式洗浄の膜厚調整取り代を少なくすることができる。これにより、ターゲット値への膜厚の制御も精度良くできる。
以上のような工程を経るSOIウェーハの製造方法であれば、バッチ式熱処理等で発生した酸化膜厚のバラツキに基づくSOI層の面内平均値の膜厚バラツキを、バッチ式洗浄と枚葉式洗浄を組み合わせることにより、制御・修正することができる。特に、バッチ式洗浄を行った後に、枚葉式洗浄を行うことにより、枚葉式洗浄によるSOI層のエッチング量を減らすことができる。これにより、面内の取り代バラツキを小さくし、ウェーハ面内の膜厚レンジ(P−V値)を改善させることができる。このような本発明であれば、バッチ式洗浄の膜厚調整によるバッチ内のSOI膜厚バラツキと、枚葉式洗浄の膜厚調整による面内の膜厚バラツキを抑制することができ、特に、高精度の膜厚均一性(全点でターゲット値±0.5nm以内であること)が要求されるFDSOIウェーハを安定的に製造することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこの実施例に限定されるものではない。
(実施例)
イオン注入剥離法によって作製された直径300mmのSOIウェーハ(SOI膜厚150nm)を46枚用意し、これらを2つのバッチ式洗浄カセット(カセット−01、02)に分けて本発明を実施した例を表1に示す。
具体的には、まず、上記のSOIウェーハに対して、950℃、2時間、パイロジェニック雰囲気で熱処理を行って、SOI層の表面に熱酸化膜を形成した(工程(a))。次に、エリプソメーターを使用し、熱酸化膜を形成した後のSOI層の膜厚を測定した(工程(b))。この際、SOI膜厚測定と同時に表面酸化膜の厚さも測定した。次に、15%HF含有水溶液を用いたバッチ式洗浄を100秒行い、この熱酸化膜を除去した後、SOI層の表面を乾燥させることなく、SOI層をSC1溶液に浸漬するバッチ式洗浄を行い、SOI層の膜厚を、ターゲット値より厚く調整した(工程(c))。この際、SC1条件(組成,液温)は、NHOH:H:HO=1:1:5,液温76℃とした。なお、洗浄時間は、工程(b)で測定されたSOI層の膜厚を考慮して、140秒とした。
次に、エリプソメーターを使用し、バッチ式洗浄工程後のSOI層の膜厚を測定した(工程(d))。この際、バッチ内のSOI膜厚の平均値も算出した。次に、SOI層をSC1溶液に浸漬する枚葉式洗浄を行い、SOI層の膜厚を、ターゲット値に調整した(工程(e))。SC1条件(組成,液温)は、上記と同様の条件とした。なお、洗浄時間は、工程(d)で測定されたSOI層の膜厚を考慮して、それぞれのSOIウェーハごとに、20〜60秒とした。
(比較例1)
比較例1では、酸化後の酸化膜除去と膜厚調整洗浄をバッチ式洗浄機のみで行った。比較例1における酸化膜除去洗浄とバッチ式膜厚調整洗浄は、同時に酸化処理したウェーハ22枚を1つのバッチとして同一カセット(カセット−01)に纏めるバッチ処理で行った。具体的には、まず、工程(b)までは実施例と同様にして行った。次に、15%HF含有水溶液を用いたバッチ式洗浄を100秒行い、熱酸化膜を除去した後、SOI層の表面を乾燥させることなく、SOI層をSC1溶液に浸漬するバッチ式洗浄を180秒行った。SC1条件(組成,液温)は、実施例と同様の条件とした。
(比較例2)
また、比較例2では、酸化後の酸化膜除去とSOI膜厚調整洗浄を枚葉式洗浄機のみで行った。まず、工程(b)までは実施例と同様にして行った。次に、SiO(熱酸化膜)を除去した。次に、SOI層をSC1溶液に浸漬する枚葉式洗浄を、それぞれのSOIウェーハごとに、160〜200秒行った。SC1条件(組成,液温)は、実施例と同様の条件とした。
表1に、実施例、比較例の各工程の条件と測定結果を示す。なお、表1におけるバッチ内レンジは、バッチ内の各ウェーハの面内平均膜厚のバラツキ(P−V値)を示す。また、図3は、実施例の洗浄カセット内のスロット位置と、SOI層の膜厚の値との関係を示す図である。図4は比較例1の洗浄カセット内のスロット位置と、SOI層の膜厚の値との関係を示す図である。
Figure 0006152829
表1、図4に示すように、バッチ式洗浄機のみで膜厚調整した場合(比較例1)では、バッチ内平均値も実施例より若干悪く、また、バッチ内の膜厚バラツキが修正できないためにターゲット値±0.5nmの膜厚から外れるウェーハの割合が、実施例に比べかなり大きかった。
また、表1に示すように、枚葉式洗浄機のみで膜厚調整した場合(比較例2)では、バッチ内平均値も実施例より若干悪く、また、面内の膜厚バラツキの悪化により全てのウェーハがターゲット値±0.5nmの膜厚から外れた。
一方、表1、図3に示すように、バッチ式洗浄機と枚葉式洗浄機を組み合わせた本実施例では、各ウェーハの平均値をターゲット値(12nm)に精度良く調整でき、また、枚葉式洗浄機による面内の膜厚バラツキの悪化も抑制できるため、全数に近いウェーハ(96%)でターゲット値±0.5nmを満たすことができた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 絶縁層上にSOI層が形成されたSOIウェーハの前記SOI層を所定の厚さまで減少させ、前記SOI層の膜厚をターゲット値とするSOIウェーハの製造方法であって、少なくとも、
    (a)酸化性ガス雰囲気下で熱処理を行って、前記SOI層の表面に熱酸化膜を形成する工程と、
    (b)前記熱酸化膜を形成した後のSOI層の膜厚を測定する工程と、
    (c)前記SOI層に対してエッチング性を有する洗浄液に前記SOI層を浸漬することを含むバッチ式洗浄を行う工程であって、前記SOI層のエッチング量を、前記工程(b)で測定されたSOI層の膜厚に応じて調整することによって、前記バッチ式洗浄によるエッチング後のSOI層の膜厚を、前記ターゲット値より厚く調整するバッチ式洗浄工程と、
    (d)前記バッチ式洗浄工程後のSOI層の膜厚を測定する工程と、
    (e)前記SOI層に対してエッチング性を有する洗浄液に前記SOI層を浸漬することを含む枚葉式洗浄を行う工程であって、前記SOI層のエッチング量を、前記工程(d)で測定されたSOI層の膜厚に応じて調整することによって、前記枚葉式洗浄によるエッチング後のSOI層の膜厚を、前記ターゲット値に調整する枚葉式洗浄工程と
    を有し、前記工程(a)の後かつ前記工程(b)の前、又は前記工程(b)の後かつ前記工程(c)の前に、前記工程(a)で形成した熱酸化膜を除去することを特徴とするSOIウェーハの製造方法。
  2. 前記工程(b)の膜厚の測定を、前記工程(a)で形成した熱酸化膜を除去せずに行い、前記工程(b)の後かつ前記工程(c)の前に、前記工程(a)で形成した熱酸化膜を、HF含有水溶液を用い、バッチ式洗浄で除去した後、前記工程(c)のバッチ式洗浄を、前記熱酸化膜を除去した後のSOI層の表面を乾燥させることなく、前記SOI層に対してエッチング性を有する洗浄液に前記SOI層を浸漬することにより行うことを特徴とする請求項1に記載のSOIウェーハの製造方法。
  3. 前記SOIウェーハを、少なくとも、イオン注入により形成された微小気泡層を有するボンドウェーハと支持基板となるベースウェーハとを接合する工程と、前記微小気泡層を境界としてボンドウェーハを剥離してベースウェーハ上に薄膜を形成する工程とを有するイオン注入剥離法によって作製されたSOIウェーハとすることを特徴とする請求項1又は請求項2に記載のSOIウェーハの製造方法。
  4. 前記バッチ式洗浄及び前記枚葉式洗浄を、SC1溶液に浸漬することを含む洗浄とすることを特徴とする請求項1から請求項3のいずれか1項に記載のSOIウェーハの製造方法。
  5. 前記工程(c)のバッチ式洗浄後のSOI層の膜厚のバッチ内平均値を、前記ターゲット値と前記ターゲット値+0.5nmの間に制御することを特徴とする請求項1から請求項4のいずれか1項に記載のSOIウェーハの製造方法。
JP2014124046A 2014-06-17 2014-06-17 Soiウェーハの製造方法 Active JP6152829B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2014124046A JP6152829B2 (ja) 2014-06-17 2014-06-17 Soiウェーハの製造方法
SG11201609805PA SG11201609805PA (en) 2014-06-17 2015-04-13 Method for manufacturing soi wafer
EP15809306.2A EP3159911B1 (en) 2014-06-17 2015-04-13 Method for manufacturing soi wafer
KR1020167035257A KR102241303B1 (ko) 2014-06-17 2015-04-13 Soi웨이퍼의 제조방법
US15/313,473 US9953860B2 (en) 2014-06-17 2015-04-13 Method of manufacturing SOI wafer
CN201580027234.8A CN106415784B (zh) 2014-06-17 2015-04-13 绝缘体上硅晶圆的制造方法
PCT/JP2015/002042 WO2015194079A1 (ja) 2014-06-17 2015-04-13 Soiウェーハの製造方法
TW104112236A TWI611568B (zh) 2014-06-17 2015-04-16 絕緣體上矽晶圓的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014124046A JP6152829B2 (ja) 2014-06-17 2014-06-17 Soiウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2016004890A JP2016004890A (ja) 2016-01-12
JP6152829B2 true JP6152829B2 (ja) 2017-06-28

Family

ID=54935098

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014124046A Active JP6152829B2 (ja) 2014-06-17 2014-06-17 Soiウェーハの製造方法

Country Status (8)

Country Link
US (1) US9953860B2 (ja)
EP (1) EP3159911B1 (ja)
JP (1) JP6152829B2 (ja)
KR (1) KR102241303B1 (ja)
CN (1) CN106415784B (ja)
SG (1) SG11201609805PA (ja)
TW (1) TWI611568B (ja)
WO (1) WO2015194079A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021241044A1 (ja) 2020-05-26 2021-12-02 信越半導体株式会社 Soiウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319397B2 (ja) 1998-07-07 2002-08-26 信越半導体株式会社 半導体製造装置およびこれを用いたエピタキシャルウェーハの製造方法
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Sumco 貼り合わせ基板の製造方法
JP2004349493A (ja) * 2003-05-22 2004-12-09 Canon Inc 膜厚調整装置及びsoi基板の製造方法
JP2007266059A (ja) 2006-03-27 2007-10-11 Sumco Corp Simoxウェーハの製造方法
JP5415676B2 (ja) * 2007-05-30 2014-02-12 信越化学工業株式会社 Soiウェーハの製造方法
JP2009054837A (ja) * 2007-08-28 2009-03-12 Sumco Corp Simoxウェーハ製造方法およびsimoxウェーハ
JP5320954B2 (ja) * 2008-10-03 2013-10-23 信越半導体株式会社 Soiウェーハの製造方法

Also Published As

Publication number Publication date
CN106415784A (zh) 2017-02-15
CN106415784B (zh) 2019-06-07
KR102241303B1 (ko) 2021-04-16
TW201601296A (zh) 2016-01-01
US20170200634A1 (en) 2017-07-13
EP3159911B1 (en) 2021-06-09
US9953860B2 (en) 2018-04-24
KR20170018336A (ko) 2017-02-17
WO2015194079A1 (ja) 2015-12-23
EP3159911A4 (en) 2018-02-28
SG11201609805PA (en) 2016-12-29
TWI611568B (zh) 2018-01-11
JP2016004890A (ja) 2016-01-12
EP3159911A1 (en) 2017-04-26

Similar Documents

Publication Publication Date Title
US9773694B2 (en) Method for manufacturing bonded wafer
KR101488667B1 (ko) Soi 웨이퍼의 실리콘 산화막 형성 방법
US9793154B2 (en) Method for manufacturing bonded SOI wafer
US20140097523A1 (en) Method for manufacturing bonded wafer and bonded soi wafer
EP3309820A1 (en) Method of manufacturing soi wafer
KR102259162B1 (ko) Soi 웨이퍼의 제조방법
US10600677B2 (en) Method for manufacturing bonded SOI wafer
JP5320954B2 (ja) Soiウェーハの製造方法
JP6152829B2 (ja) Soiウェーハの製造方法
JP6760245B2 (ja) 薄膜soi層を有するsoiウェーハの製造方法
JP2007242972A (ja) Soiウェーハの製造方法
EP3029730B1 (en) Bonded wafer manufacturing method
JP7364071B2 (ja) Soiウェーハの製造方法
JP7251419B2 (ja) 貼り合わせsoiウェーハの製造方法
JP6864145B1 (ja) ウェーハの表面形状調整方法
JP2021166267A (ja) 貼り合わせsoiウェーハの製造方法
JP2006013179A (ja) Soiウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170502

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170515

R150 Certificate of patent or registration of utility model

Ref document number: 6152829

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250