KR20100120283A - Ｓｏｉ 기판의 표면 처리 방법 - Google Patents

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KR20100120283A
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쇼지 아키야마
요시히로 구보타
아츠오 이토
코우이치 다나카
마코토 가와이
유지 토비사카
히로시 타무라
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

어닐 공정에 있어서의 기판의 막 두께의 변화를 최소한으로 하고, 또한 표면의 평활화를 달성하는 방법을 제공한다. 적어도, SOI 기판의 표면을 플라즈마를 이용한 PACE법, 또는 가스 클러스터 이온 빔을 이용한 GCIB법에 의해 처리하는 공정과, 상기 처리를 행한 SOI 기판을, 아르곤 분위기 중, 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리하여 어닐하는 공정을 가지는 SOI 기판의 표면 처리 방법.

Description

ＳＯＩ 기판의 표면 처리 방법{METHOD FOR TREATMENT OF SURFACE OF SOI SUBSTRATE}
본 발명은 SOI 기판의 표면 처리 방법에 관한 것이다.
기생 용량을 저감하여 디바이스(device)의 고속화를 도모하기 위해서 Silicon on insulator(SOI) 웨이퍼(wafer)가 널리 이용되어 오고 있다. 근년에는 완전 공핍층(depletion layer)형의 SOI 디바이스를 만들기 위해서 SOI층(실리콘층)이 100nm 이하인 박막 SOI의 수요가 높아지고 있다. 이것은 SOI층을 박막화함으로써 디바이스의 고속화를 기대할 수 있기 때문이다. 이 박막 SOI 웨이퍼에 있어서, 실리콘층의 면내 막 두께 분포는 매우 중요한 요소이고, nm 레벨의 면내 균일성이 요구된다.
그러나, 현실상 높은 수율로 nm 레벨의 정밀도를 달성하는 것은 곤란하고, 현재 상태에서는 개선이 어렵다.
면내 막 두께 균일성이 높은 박막 SOI를 만들어 넣는 방법으로서, SOI막의 실리콘 막 두께를 미리 측정하고, 그 막 두께 분포에 따라 보정을 하면서 박막을 에칭(etching)하여 균일한 박막 실리콘층을 만들어 넣는 이른바 페이스(Plasma Assisted Chemical Etch: PACE)법이나 가스 클러스터 이온 빔(Gas Cluster Ion Beam: GCIB)법 등도 제안되고 있다. 양자 모두 수mm-수cm 직경의 플라즈마(plasma) 혹은 이온 빔을 웨이퍼 전면에 주사시킴으로써, 막 두께 편차(variation)를 보정하면서 에칭을 할 수 있다고 하는 기술로 균일한 박막을 얻는 목적으로는 적합하다고 할 수 있다.
그러나, 이들 방법에는 결점도 있다. SOI를 포함하는 실리콘 웨이퍼에는 평활한 표면이 요구되지만(JIS R1683:2007에 준거하여 측정한 제곱 평균 거칠기[RMS]로 0.3nm 이하 정도), PACE나 GCIB 후에는 이 면 거칠기보다도 거친 표면으로 되어 버리기 때문에, 처리 후에 재연마가 필요하게 되고, 이 연마의 과정에서 면내의 막 두께 균일성이 악화되어 버릴 우려가 있다. 한편, PACE나 GCIB 후의 거칠어진 표면을 평활화하는 방법으로서 고온 수소 어닐(anneal)이 제안되고 있고(비특허문헌 1 참조), 1200℃에서 60분의 수소 어닐에 의해 평활한 표면이 달성되는 것이 나타나고 있지만, 아울러 수소 어닐은 실리콘 표면을 에칭한다는 것이 알려져 있다(비특허문헌 2 참조).
이 문헌에서는 1100℃ 수소 분위기에서 60nm/h 이상의 속도로 실리콘층의 에칭이 일어나는 것이 나타나 있어, 실리콘을 nm 레벨의 단위로 제어하기에는 적합하지 않은 방법이라고 할 수 있다.
야마다 이사오저: 「클러스터 이온 빔 기초와 응용」제4장 Habuka et al., "Haze Generation on Silicon Surface Heated in Ambient at Atmospheric Pressure", J. Electrochem. Soc., Vol. 144, No. 9, September 1997 pp. 3261-3265
본 발명은 이러한 문제점을 해결하기 위해서 이루어진 것으로, 어닐 공정에 있어서의 기판의 막 두께의 변화를 최소한으로 하고, 또한 표면의 평활화를 달성하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 제1의 측면으로서, SOI 기판의 표면 처리 방법으로서, 적어도, 상기 SOI 기판의 표면을 플라즈마를 이용한 PACE법, 또는 가스 클러스터 이온 빔을 이용한 GCIB법에 의해 처리하는 공정과, 상기 처리를 행한 SOI 기판을 아르곤 분위기 중, 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리하여 어닐하는 공정을 가지는 것을 특징으로 하는 SOI 기판의 표면 처리 방법을 제공한다.
본 발명은 제2의 측면으로서, 핸들 웨이퍼(handle wafer)의 표면에 반도체 박막층을 형성하는 공정과, 상기 반도체 박막층의 표면을 플라즈마를 이용한 PACE법, 또는 가스 클러스터 이온 빔을 이용한 GCIB법에 의해 처리하는 공정과, 아르곤 분위기 중, 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리하여 어닐하는 공정을 포함하는 첩합(貼合) 웨이퍼의 제조 방법을 제공한다.
이러한 공정을 포함하여, SOI 기판을 아르곤 분위기 중 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리하는 어닐 공정을 행함으로써, PACE법 또는 GCIB법에 의해 처리한 기판의 막 두께 균일성을 유지하면서, 소망의 표면 거칠기까지 평활화할 수 있다.
또, 불활성 가스 분위기 중의 수소 농도를 4체적% 이하로 함으로써, 폭발 하한 이하의 수소 농도로 되어 취급이 비교적 안전하게 되고, 또한 어닐에 의한 에칭 작용도 수소 100%의 분위기 중에서 행하는 것보다도 큰 폭으로 억제할 수가 있어, 기판의 막 두께 균일성의 악화를 최소한으로 막을 수가 있다.
이 경우 상기 어닐 공정에 있어서, 상기 열처리를 900℃ 이상 1250℃ 이하의 온도에서 행하는 것이 바람직하다.
또, 상기 어닐 공정에 있어서, 상기 불활성 가스를 질소, 아르곤, 헬륨의 어느 것으로 할 수가 있다.
본 발명에 있어서, 어닐 공정에서 사용하는 불활성 가스는 이들 중에서 적당히 선택할 수가 있다.
또, 상기 어닐 공정에 있어서, 상기 기판의 표면의 거칠기를 RMS로 0.3nm(10μm×10μm 범위) 이하로 되도록 할 수가 있다.
이와 같이, 본 발명에 의하면, SOI 기판을 포함하는 실리콘 기판의 제조에 있어서 요구되는 평활한 표면(RMS로 0.3nm 이하 정도)을 달성할 수 있다.
또, 상기 SOI 기판의 핸들 웨이퍼를 실리콘 웨이퍼, 산화막 부착 실리콘 웨이퍼, 석영, 유리, 사파이어, SiC, 알루미나, 질화알루미늄의 어느 것으로 할 수가 있다.
본 발명의 표면 처리 방법에서는 SOI 기판의 핸들 웨이퍼를 제작하는 반도체 디바이스의 목적에 따라 이들 중에서 적당히 선택할 수가 있다.
이상 설명한 것처럼, 본 발명의 SOI 기판의 표면 처리 방법 및 첩합 웨이퍼의 제조 방법에 의하면, 아르곤 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리를 하는 어닐 공정을 행함으로써, 수소 100%의 분위기 중에서 열처리를 하는 어닐 공정보다도 에칭 작용을 억제할 수가 있다.
이 때문에 PACE법 또는 GCIB법에 의해 처리함으로써 막 두께 균일성을 높인 SOI 기판의 막 두께의 변화를 억제하면서, 표면을 소망의 표면 거칠기까지 평활화할 수 있다.
또, 불활성 가스에 포함되는 수소 농도를 4체적% 이하로 함으로써, 에칭 작용을 억제하고, 또한 폭발 하한 이하의 수소 농도로 되어 취급이 비교적 안전하게 된다.
도 1은 PACE 처리 전후 및 각 분위기에서의 어닐(1100℃ 4시간) 후의 면내 막 두께 편차를 나타낸다.
도 2는 각 분위기에서의 어닐(1100℃ 4시간)에 의한 실리콘 에칭량을 나타낸다.
도 3은 각 분위기에서의 어닐(1100℃ 4시간) 후의 표면 거칠기를 나타낸다.
이하, 본 발명에 대해서 보다 상세히 설명한다.
전술과 같이, 종래에는 막 두께 균일성이 높은 SOI 기판, 즉 핸들 웨이퍼의 표면에 반도체 박막층을 형성한 것을 제작하기 위해서, SiGen법에 의해 SOI 기판을 준비하고, 또한 그것을 PACE법 또는 GCIB법에 의해 처리함으로써 막 두께 균일성은 높아지지만, 이 처리에 의해 기판 표면이 거칠어진다고 하는 문제가 있었다. 그 때문에 이것을 평활화하는 방법으로서는, 재연마나 수소 100% 분위기 중에서의 어닐이라고 하는 방법도 있지만, 그것에 의해 막 두께 균일성을 악화시키는 것으로 되어 있었다.
본 발명자들은 이러한 문제를 해결하기 위해서 검토를 행하였다.
원래, PACE법, GCIB법 모두 막 두께가 불균일한 실리콘층을 보정하면서 에칭하는 목적에는 적합하다. 그래서, PACE법 또는 GCIB법으로 처리한 SOI 기판 표면을 평활화하기 위해서, 아르곤 분위기 중 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리를 행함으로써 에칭 작용을 억제할 수 있으므로 막 두께를 nm 레벨로 제어할 수 있기 때문에, 막 두께의 변화를 작게 하면서 충분한 평활화를 할 수 있다는 것을 알아냈다.
또한, 수소 농도를 4체적% 이하로 함으로써 에칭 작용을 억제할 수가 있고, 또한 수소 농도를 폭발 하한 이하로 함으로써 취급이 비교적 안전하게 되는 것을 알아내어 본 발명을 완성시켰다.
이하, 본 발명의 실시 형태를 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
우선, SOI 기판을 준비한다(공정 a).
준비하는 SOI 기판의 제조 방법은 특히 한정되는 것은 아니다. 예를 들면, 다결정 또는 단결정으로서, 수소 이온을 주입한 이온 주입층을 형성한 실리콘 웨이퍼, 또는 산화막 표면으로부터 수소 이온을 주입한 산화막 부착 실리콘 웨이퍼(산화막의 막 두께: 수nm~500nm 정도)를 도너 웨이퍼(donor wafer)로 하고, 그 후 핸들 웨이퍼(handle wafer)의 첩합면(貼合面)에 플라즈마 활성화 처리를 행하고 나서 첩합(貼合)하고, 그런 후에 350℃ 이하의 열처리로 결합 강도를 증가시키고, 그 후 기계적 충격을 이온 주입층에 가하여 이온 주입층에서 박리함으로써 SOI 기판을 제조할 수가 있다. 이러한 SOI 기판의 준비 방법에 의하면, 비교적 막 두께가 균일한 SOI 기판을 준비할 수가 있기 때문에, PACE법 또는 GCIB법에 의한 처리 공정 및 그 후의 어닐 공정을 단시간화할 수가 있고, 또한 더 한층 막 두께 균일성을 높일 수가 있으므로, 본 발명의 표면 처리 방법이 유효하다.
SOI 기판의 제조 방법은 이러한 SiGen법 이외의 제조 방법을 이용해도 좋고, 이른바 스마트컷(smart cut)법에 의해 제조해도 좋다. SiGen법을 이용하면 고온 열처리가 불필요하게 되기 때문에, 이종 기판을 첩합하는 경우에 매우 적합하다.
이때 SOI 기판의 핸들 웨이퍼를 실리콘 웨이퍼, 산화막 부착 실리콘 웨이퍼, 석영, 유리, 사파이어, SiC, 알루미나, 질화알루미늄의 어느 것으로 할 수가 있다. 핸들 웨이퍼는 제작하는 반도체 디바이스의 목적에 따라 이들 중에서 적당히 선택하도록 하면 좋다. 물론, 이외의 재료를 이용해도 좋다.
SOI층의 층 두께는, 후속 공정에서 재연마를 할 필요가 없고, 재연마를 위한 연마대(polishing allowance) 등을 확보하지 않아도 좋기 때문에, 예를 들어 500nm 이하로 할 수가 있다.
다음에, 준비한 SOI 기판의 표면을 플라즈마를 이용한 PACE법 또는 가스 클러스터 이온 빔을 이용한 GCIB법에 의해 처리한다(공정 b).
PACE법은 플라즈마 가스에 의해 기판의 표면을 국소적으로 에칭하면서 기판의 두께(SOI층의 막 두께)를 균일화하는 방법이고, SOI층의 두께 분포를 광학 간섭법이나 정전 용량법으로 측정한 후, 그 두께 분포에 따라 플라즈마 가스에 의한 에칭 제거량을 제어함으로써, SOI층의 막 두께 균일성을 높일 수가 있다.
GCIB법은 상온 및 상압에서 기체상 물질의 괴상 원자 집단(가스 클러스터(gas cluster))을 형성하고, 이것에 전자를 퍼부어 생성시킨 가스 클러스터 이온을 가속 전압에 의해 가속하여 기판 표면에 조사하는 것이고, PACE법과 마찬가지로, SOI층의 두께 분포를 광학 간섭법이나 정전 용량법으로 측정한 후, 그 두께 분포에 따라 가스 클러스터 이온에 의한 에칭 제거량을 제어함으로써, SOI층의 막 두께 균일성을 높일 수가 있다.
다음에, SOI 기판을 어닐 처리한다(공정 c).
이와 같이, PACE법 또는 GCIB법에 의해 표면이 거칠어진 SOI 기판을 어닐 처리함으로써, 막 두께 균일성이 높음과 아울러, SOI 기판에 요구되는 평활한 표면으로 할 수 있다.
이 경우, 본 발명에서는 어닐 공정에 있어서 SOI 기판을 아르곤 분위기 중 또는 수소 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리를 행한다.
도 2에 나타내듯이, 아르곤 분위기 중, 수소 4체적% 이하 포함하는 불활성 가스(도 2의 데이터는 아르곤을 사용) 분위기 중, 수소 100%의 분위기 중 각각에서, 1100℃에서 4시간 PACE 처리 후의 SOI 기판의 어닐을 행하였다. 이때 실리콘 기판에의 에칭량은 수소 100%에서 행한 것이 330nm인데 대해, 아르곤 분위기 중에서 행한 것은 0.5nm, 수소 4체적% 이하 포함하는 불활성 가스 분위기 중에서 행한 것은 16nm로 되어 있었다. 따라서, 아르곤 분위기 혹은 수소를 4체적% 이하 포함하는 불활성 가스 분위기로 하면, 수소 100% 분위기에 비해 현격하게 에칭 작용을 억제하고, SOI 기판 표면의 평활화에 있어서 에칭 작용을 nm 레벨로 제어할 수가 있고, 막 두께의 변화를 작게 하여 막 두께 균일성을 높게 유지할 수가 있다.
또, 불활성 가스 중의 수소 농도를 4체적% 이하로 함으로써 에칭 작용을 억제할 수가 있음과 아울러, 수소가 폭발 하한 이하의 농도로 되기 때문에, 취급이 비교적 안전하게 된다.
이때 아르곤 가스, 또는 아르곤/수소 혼합 가스의 압력(전압(total pressure))으로서는, 전압으로서 상압 부근의 105Pa(1기압 부근) 정도가 사용하기 쉬어 바람직하다.
이때 어닐 공정에 있어서의 열처리를 900℃ 이상의 온도에서 행하는 것이 바람직하다. 900℃ 이상에서 어닐 처리함으로써, SOI 기판 표면을 충분한 표면 거칠기로 할 수가 있다. 또, 불활성 가스로서는 질소, 아르곤, 헬륨의 어느 것이라도 이용할 수가 있다. 이들이라면 실리콘의 에칭 작용이 거의 없기 때문이다.
이상의 어닐 공정을 행함으로써, 보다 확실히 SOI 기판의 표면의 거칠기를 RMS로 0.3nm(10μm×10μm) 이하로 할 수가 있다. 이 때문에 본 발명의 어닐 공정에 의해, 막 두께 균일성을 유지하면서 SOI 기판에 요구되는 평활한 표면을 달성할 수가 있다.
어닐 처리 온도의 상한으로서는, 석영 튜브 등의 내열 온도의 관점에서, 예를 들면 1250℃로 할 수가 있다. 석영 부재의 내구성을 감안하면 1150℃ 정도가 바람직하다.
그리고, 이상의 공정(a~c)을 거침으로써, 막 두께 균일성이 높고 표면이 평활한 SOI 기판을 제조할 수가 있다.
본 발명에서는 상기와 같이, 공정 c의 어닐 공정에 있어서 아르곤 분위기 중 또는 수소 4체적% 이하 포함하는 불활성 가스 분위기 중에서 SOI 기판을 열처리함으로써, 어닐에 의한 에칭 작용을 억제하고, SOI 기판의 막 두께 균일성을 유지하면서 표면을 평활화할 수 있다.
<실시예>
이하, 본 발명의 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
(실시예 1)
이하와 같이, 첩합법(貼合法)에 의한 SOI 기판의 제조 방법에 따라 SOI 기판을 제조하였다.
우선, SOI 기판을 SiGen법에 의해 준비하였다(공정 a).
이 공정에서는 수소 이온을, 주입 조건이 주입 에너지를 35keV, 주입 선량을 9×1016/cm2, 주입 깊이를 0.3μm로 주입한 이온 주입층을 형성한 실리콘 웨이퍼를 도너 웨이퍼, 합성 석영 기판을 핸들 웨이퍼로서 준비하고, 그 첩합면(貼合面)에 플라즈마용 가스로서 질소 가스를 사용하여, 평행 평판 전극 사이에 고주파 전력 50W의 조건으로 고주파를 인가함으로써 플라즈마를 발생시키고, 고주파 플라즈마 활성화 처리를 10초 행하였다.
다음에, 도너 웨이퍼와 핸들 웨이퍼를 첩합(貼合)하고 350℃의 열처리로 결합 강도를 증가시키고, 그 후 종이 자르는 가위의 날에 의해, 박리의 기점(起點)을 형성하고 기계적 충격을 이온 주입층에 가하여 이온 주입층에서 박리함으로써 SOI 기판을 준비하였다.
이상의 공정에 의해 얻어진 SOI 기판의 면내 막 두께 편차는 5.80nm였다.
다음에, SOI 기판을 PACE법에 의해 처리하였다(공정 b).
이 공정은 SOI 기판의 두께 분포를 광학 간섭법으로 측정한 후, 에칭 가스로서 SF6 가스를 사용하여, 그 두께 분포에 따라 에칭을 행하였다. 처리 중 SF6 가스 유량은 40sccm, 반응 챔버내 압력은 267Pa, 고주파 전력은 125W로 유지하였다.
PACE 처리 후 SOI 기판의 표면 거칠기는 RMS로 3.10nm이고, 면내 막 두께 편차는 1.40nm였다. 여기서, 막 두께 균일성의 지표인 면내 막 두께 편차는 측정점을 방사상으로 361점 설치하고, 평균치로부터의 막 두께 변위의 제곱합의 평방근에 의해 정의되는 값이고, 상기 막 두께는 광학 간섭법 또는 정전 용량법에 의해 측정되는 값이다.
다음에, SOI 기판을 어닐하였다(공정 c).
이 공정에서는 아르곤 100%의 분위기 중, 온도 1100℃에서 4시간 어닐하였다.
이때 SOI 기판의 막 두께 감소량(에칭량) 0.5nm, 처리 후의 표면 거칠기는 RMS로 0.26nm, 면내 막 두께 편차 1.6nm였다.
이와 같이, 아르곤 100%의 분위기 중에 있어서의 어닐에 의한 SOI 기판의 표면 거칠기는 소망의 표면 거칠기인 RMS 0.3nm 이하였다.
(실시예 2)
실시예 1과 마찬가지로, 다만 어닐 공정(공정 c)의 분위기는 수소를 4체적%포함하는 아르곤의 분위기 중에서 행하였다. 이때 SOI 기판의 막 두께 감소량(에칭량) 16nm, 표면 거칠기는 RMS로 0.19nm, 면내 막 두께 편차 11.0nm였다.
이와 같이, 수소를 4체적% 포함하는 아르곤 분위기 중에 있어서의 어닐에 있어서도, SOI 기판의 표면 거칠기는 RMS 0.3nm 이하였다.
(비교예)
실시예 1과 마찬가지로, 다만 어닐 공정(공정 c)의 분위기는 수소 100%의 분위기 중에서 행하였다. 이때 SOI 기판의 막 두께 감소량(에칭량) 330nm, 표면 거칠기는 RMS로 0.14nm, 면내 막 두께 편차 24.5nm였다.
이상의 실시예 및 비교예의 결과를 도 1~3에 나타냈다. 도 2에 나타내듯이, 본 발명에 의하면 종래의 수소 100% 분위기 중에서의 어닐에 비해 큰 폭으로 에칭 작용을 억제할 수 있고, 막 두께 감소를 억제하여, 두께를 nm 레벨로 제어 가능하다. 또, 도 1에 나타내듯이 어닐에 의한 SOI 기판의 면내 막 두께 편차를 비교적 저감할 수가 있어 막 두께 균일성을 유지할 수가 있다. 한편, 도 3에 나타내듯이 본 발명에 의해 SOI 기판 표면의 거칠기를 소망의 표면 거칠기(RMS 0.3nm 이하)에까지 평활화할 수 있다는 것이 분명하게 되었다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 예시이고, 본 발명의 특허 청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 동일한 작용 효과를 가져오는 것은 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (12)

  1. SOI 기판의 표면 처리 방법으로서, 적어도,
    상기 SOI 기판의 표면을 플라즈마를 이용한 PACE법, 또는 가스 클러스터 이온 빔을 이용한 GCIB법에 의해 처리하는 공정과,
    상기 처리를 행한 SOI 기판을, 아르곤 분위기 중, 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리하여 어닐하는 공정을 가지는 것을 특징으로 하는 SOI 기판의 표면 처리 방법.
  2. 제1항에 있어서,
    상기 어닐 공정에 있어서, 상기 열처리를 900℃ 이상 1250℃ 이하의 온도에서 행하는 것을 특징으로 하는 SOI 기판의 표면 처리 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 어닐 공정에 있어서, 상기 불활성 가스를 질소, 아르곤, 헬륨의 어느 것으로 하는 것을 특징으로 하는 SOI 기판의 표면 처리 방법.
  4. 제1항에 있어서,
    상기 어닐 공정에 있어서, 상기 기판의 표면의 거칠기를 RMS로 0.3nm(10μm×10μm 범위) 이하로 되도록 하는 것을 특징으로 하는 SOI 기판의 표면 처리 방법.
  5. 제1항에 있어서,
    상기 SOI 기판의 핸들 웨이퍼를 실리콘 웨이퍼, 산화막 부착 실리콘 웨이퍼, 석영, 유리, 사파이어, SiC, 알루미나, 질화알루미늄의 어느 것으로 하는 것을 특징으로 하는 SOI 기판의 표면 처리 방법.
  6. 제1항에 있어서,
    상기 표면 처리하는 SOI 기판은,
    이온 주입층을 형성한 실리콘 웨이퍼를 도너 웨이퍼로 하고, 그 후 상기 도너 웨이퍼와 핸들 웨이퍼의 적어도 일방의 첩합면(貼合面)에 플라즈마 활성화 처리를 행하고 나서 첩합(貼合)하고, 그런 후에 350℃ 이하의 열처리로 결합 강도를 증가시킨 것으로 하고,
    그 후 기계적 충격을 상기 이온 주입층에 가하여 상기 이온 주입층에서 박리함으로써 준비하는 것을 특징으로 하는 SOI 기판의 표면 처리 방법.
  7. 핸들 웨이퍼의 표면에 반도체 박막층을 형성하는 공정과,
    상기 반도체 박막층의 표면을 플라즈마를 이용한 PACE법, 또는 가스 클러스터 이온 빔을 이용한 GCIB법에 의해 처리하는 공정과,
    아르곤 분위기 중, 또는 수소를 4체적% 이하 포함하는 불활성 가스 분위기 중에서 열처리하여 어닐하는 공정을 포함하는 첩합(貼合) 웨이퍼의 제조 방법.
  8. 제7항에 있어서,
    상기 어닐 공정에 있어서, 상기 열처리를 900℃ 이상 1250℃ 이하의 온도에서 행하는 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 어닐 공정에 있어서, 상기 불활성 가스를 질소, 아르곤, 헬륨의 어느 것으로 하는 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
  10. 제7항에 있어서,
    상기 어닐 공정에 있어서, 상기 반도체 박막층의 표면의 거칠기를 RMS로 0.3nm(10μm×10μm 범위) 이하로 되도록 하는 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
  11. 제7항에 있어서,
    상기 핸들 웨이퍼를 실리콘 웨이퍼, 산화막 부착 실리콘 웨이퍼, 석영, 유리, 사파이어, SiC, 알루미나, 질화알루미늄의 어느 것으로 하는 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
  12. 제7항에 있어서,
    상기 표면 처리하는 반도체 박막층은,
    이온 주입층을 형성한 실리콘 웨이퍼를 도너 웨이퍼로 하고, 그 후 상기 도너 웨이퍼와 핸들 웨이퍼의 적어도 일방의 첩합면에 플라즈마 활성화 처리를 행하고 나서 첩합하고, 그런 후에 350℃ 이하의 열처리로 결합 강도를 증가시킨 것으로 하고,
    그 후 기계적 충격을 상기 이온 주입층에 가하여 상기 이온 주입층에서 박리함으로써 준비하는 것을 특징으로 하는 첩합 웨이퍼의 제조 방법.
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