WO2004012268A1 - Ｓｏｉウェーハの製造方法 - Google Patents

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Hiroji Aga
Kiyoshi Mitani
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Definitions

  • the present invention relates to a method for producing an SOI wafer.
  • the number 1 0 O MH takes Z or more high-frequency signal handling Uno is commonly carried out, for example, c good semiconductor devices of high frequency characteristics are required, CMO S ⁇
  • a silicon oxide film insulator layer (buried oxide film) is formed on a silicon single crystal substrate (hereinafter also referred to as a base wafer), and another silicon The single-crystal layer is converted to SOI (Silicon on
  • a so-called SOI wafer is used as a layer.
  • SOI wafer is used as a layer.
  • a typical manufacturing method of SOI wafers is a bonding method.
  • a first silicon single crystal substrate serving as a base wafer is bonded to a second silicon single crystal substrate (hereinafter also referred to as a bond wafer) serving as an SOI layer serving as a device formation region via a silicon oxide film.
  • the bonder is reduced to a desired film thickness and thinned to make the bonder an SOI layer.
  • the smart cut method (trade name) is known as a simple and easy method to obtain a uniform film thickness relatively easily.
  • the above method has the following disadvantages.
  • the surface of the SOI layer 8 of the SOI wafer 50 ′ symbol 7 is a base swell, symbol 2 is a silicon oxide film obtained after peeling
  • the damage layer 8a is formed due to the ion implantation, and the roughness of the peeled surface itself is considerably larger than the mirror surface of the Si wafer at the product level.
  • the surface of the SOI layer 8 after peeling has to be mirror-finished by mirror polishing (commonly called touch polishing, which uses mechanical and chemical polishing) with a small polishing allowance. Has been done.
  • the level of non-uniformity of the film thickness as described above reaches the target average film thickness of 10 to several 10 ° / 0 , and the quality variation of the semiconductor device using the SOI wafer and the manufacturing yield. Needless to say, it directly leads to the decline.
  • An object of the present invention is to reduce both the film thickness uniformity within an aerial wafer and the film thickness uniformity between wafers to a sufficiently small level even when the required film thickness level of an SOI layer is very small. It is an object of the present invention to provide a method for manufacturing an SOI wafer which can suppress quality variation and improve manufacturing yield even when processed into ultra-fine or highly integrated CMOS-LSI. . Disclosure of the invention
  • a method for manufacturing an SOI wafer of the present invention comprises:
  • the formation depth of the separation ion implantation layer from the ion-implanted surface in the separation ion implantation layer formation step is defined as It is characterized in that the dose of the ion implantation is set to be smaller as the depth of formation of the ion implantation layer for stripping from the ion implantation surface becomes smaller, while being adjusted according to the magnitude of the implantation energy.
  • the “ion-implanted surface” refers to the surface of an insulating film when an insulating film is formed on the first main surface of the bond wafer, and the first main surface of the bond wafer when the insulating film is not formed. Silicon surface).
  • the present inventor re-examined experimentally the dose of ion implantation for causing debonding in the bondua wafer, and obtained new knowledge that was not found before. That is, in order to adjust the formation depth of the ion implantation layer for stripping according to the required thickness of the SOI layer, the energy of the ion implantation must be adjusted. In the past, the critical ion dose for causing peeling was considered to be constant regardless of the ion implantation depth.However, according to the study of the present inventors, the smaller the ion implantation depth, the smaller the ion implantation dose. It was found that peeling occurred.
  • the roughness of the peeled surface is also related to the dose of the ions to be implanted. If the dose can be reduced, the roughness of the peeled surface will also be reduced. Therefore, when the formation depth of the separation ion implantation layer from the first main surface is small, the dose of the ion implantation is set small. When the dose is small, the surface roughness of the peeled surface is also small, and when a thin SOI layer is formed, the uniformity of the thickness of the SOI layer can be improved.
  • the planarization step includes a polishing step of polishing the peeled surface side of the bonded silicon single crystal thin film
  • the film thickness uniformity of the SII layer can be improved.
  • the smaller the surface roughness of the peeled surface of the bonded silicon single crystal thin film obtained by peeling the smaller the polishing allowance of the peeled surface of the bonded silicon single crystal thin film in the polishing step can be set.
  • the polishing allowance of the peeled surface of the bonded silicon single crystal thin film in the polishing step can be reduced, and the influence of the in-plane non-uniformity of the polishing allowance can be effectively reduced. .
  • the dose of the ion implantation is also set small according to the thickness, and the bonding in the polishing process is performed.
  • the position of the ion implantation layer for separation becomes shallower, so that the dose of ion implantation is reduced and the polishing margin for flattening the separation surface can be reduced. Therefore, the effect of uneven polishing allowance is greatly reduced.
  • a simple c drawings it is possible to reduce both the thickness uniformity between the film thickness uniformity 'of ⁇ Pi Ueha in Ueha to a sufficiently low level Description
  • FIG. 1 is a process explanatory view showing a first embodiment of an SOI wafer manufacturing method according to the present invention.
  • FIG. 2A, FIG. 2B, and FIG. 2C are first effect explanatory views of the present invention.
  • Figure 3 is a process explanatory view Figure 4 showing a second embodiment of a SOI Ueha manufacturing method according to the invention, step illustration c Figure 5 showing a third embodiment of a SOI Uyuha manufacturing method according to the invention, the present invention
  • the 2nd effect explanatory drawing is a process explanatory view Figure 4 showing a second embodiment of a SOI Ueha manufacturing method according to the invention, step illustration c Figure 5 showing a third embodiment of a SOI Uyuha manufacturing method according to the invention, the present invention The 2nd effect explanatory drawing.
  • Figure 6 is a graph showing the relationship between the energy of ion implantation (acceleration voltage) and the critical dose that causes separation.
  • Figure 7 shows the ion implantation energy (acceleration voltage) and the peeling of the bonded silicon single crystal thin film. 7 is a graph showing a relationship between thicknesses.
  • 8A, 8B, and 8C are diagrams showing problems of the conventional method for manufacturing an SOI wafer.
  • FIG. 1 illustrates a basic embodiment of a method for manufacturing an SOI wafer according to the present invention.
  • a base wafer 7 as a first substrate made of, for example, a silicon single crystal and a bond wafer 1 as a second silicon single crystal substrate shown in step (b) are prepared.
  • a silicon oxide film 2 is formed as an insulating film on at least the first main surface J side of the bond wafer 2.
  • the silicon oxide film 2 can be formed by, for example, thermal oxidation such as wet oxidation or dry oxidation, but it is also possible to employ a method such as CVD (Chemical Vapor Deposition).
  • the thickness t X of the silicon oxide film is set to a value of about 50 nm or more and about 2 ⁇ or less in consideration of use as an insulating layer such as a MOS-FET.
  • an insulating substrate such as a quartz substrate or a sapphire substrate, or a compound semiconductor substrate such as GaAs, IiiP, and SiC can be used, but the increase in diameter and cost are taken into consideration.
  • a silicon nitride film / silicon oxynitride film or the like can be formed as an insulating film.
  • ions are irradiated by irradiating, for example, a hydrogen ion beam with the first main surface J side of the bond wafer 1 and, in the present embodiment, the surface of the silicon oxide film 2 as an ion implantation surface.
  • Implantation is performed to form an ion implantation layer 4 for separation.
  • the ions for forming the ion implantation layer 4 for stripping are at least one selected from the group consisting of hydrogen ions and rare gas (He, Ne, Ar, Kr, Xe) ions. be able to.
  • the separation ion-implanted layer 4 may be formed by implanting rare gas ions such as hemi ions, neon ions, or argon ions instead of hydrogen ions.
  • the bond wafer 1 having the ion-implanted layer 4 for stripping and the base wafer 7 are cleaned with a cleaning solution. Further, as shown in step (e), the silicon wafer 1 and the silicon wafer 2 are formed into a silicon oxide film 2. Side (that is, the first main surface J, K side). Then, as shown in step (f), the laminate is heat-treated at a low temperature of 400 to 600 ° C., so that the bond wafer 1 has a concentration peak level of the above-described ion implantation layer 4 for separation. The portion that is peeled off at the position and remains on the base wafer 7 side becomes the bonded silicon single crystal thin film 15 (peeling step).
  • the peeling heat treatment can be omitted by increasing the ion implantation amount when forming the peeling ion-implanted layer 4 or by activating the surface by performing plasma treatment on the surfaces to be overlapped in advance.
  • the remaining bondweed part 3 after peeling can be reused as a bondweir or base wafer again after re-polishing the peeled surface.
  • a bonding heat treatment for firmly bonding the base wafer 7 and the SOI layer (bonded silicon single crystal thin film 15) via the silicon oxide film 2 is required.
  • This bonding heat treatment is usually performed in an inert gas such as an argon gas, a hydrogen gas, or a mixed gas thereof at a high temperature of 1000 ° C. or more and 125 ° C. or less.
  • an oxidizing heat treatment 700 ° C. or more and 100 ° C. or less
  • for protecting the surface of the SOI layer may be performed at a lower temperature.
  • a planarizing heat treatment for further planarizing the peeled surface of the bonded silicon single crystal thin film 15 after peeling or the polished surface obtained by flattening this by polishing can be performed.
  • This flattening heat treatment can be performed at 110 to 138 ° C. in an inert gas such as an argon gas, a hydrogen gas, or a mixed gas thereof.
  • an inert gas such as an argon gas, a hydrogen gas, or a mixed gas thereof.
  • general It can be performed using a heat treatment furnace with one heater, such as a batch-type vertical furnace and a horizontal furnace, and a single-wafer RTA device that completes heat treatment in several seconds to several minutes by lamp heating, etc. You can also.
  • This flattening heat treatment may be performed in combination with the above-described bonding heat treatment.
  • step (d) of FIG. 1 when the hydrogen concentration profile in the depth direction of the wafer is measured, for example, a depth of 50 nm or more and 300 nm or less is obtained.
  • the depth d l corresponds to the thickness of the combined silicon single crystal thin film 15.
  • the first depth d1 is less than 50 nm, a bonded silicon single crystal thin film 15 of sufficient thickness cannot be obtained, and when it exceeds 300 nm, an S ⁇ I layer of 50 nm or less is desired.
  • the polishing allowance which will be described later, becomes too large, and the film thickness distribution cannot be satisfactorily secured.
  • the formation depth d 1 + tX of the ion-implanted layer 4 for stripping from the ion-implanted surface is adjusted by the ion-implantation energy (acceleration voltage). Specifically, the ion implantation energy is set to be larger as the formation depth (dl + tx) of the separation ion implantation layer 4 becomes larger.
  • the thickness tX of the silicon oxide film is set to, for example, 20 nm to 200 im, and the formation depth d1 of the separation ion implantation layer 4 corresponding to the thickness of the combined silicon single crystal thin film 15 is 5
  • d1 + tX is 70 nm or more and 500 nm or less.
  • the energy of the ion implantation is preferably adjusted to about 3 keV to about 5 keV.
  • dl + tx is 70 nm or more 5 00 nm or less, dough's amount of ions for forming the delamination ion implanted layer 4, to set the 3 X 1 0 16 or ZCM 2 or more 5 X 1 0 16 or Z cm 2 or less Good. As shown in FIGS.
  • the surface (peeled surface) of the bonded silicon single crystal thin film 15 after peeling becomes rough due to the formation of the damaged layer 8 due to ion implantation. Therefore, the damaged layer 8 is removed by polishing (touch polishing), and the surface of the combined silicon single crystal thin film 15 is flattened to form a final SOI layer 5, and an SOI wafer 50 is obtained.
  • the polishing allowance for this flattening needs to be set larger as the surface roughness due to the damaged layer 8 increases. However, if the polishing allowance becomes large, the influence of the in-plane variation of the polishing allowance greatly affects the final film thickness distribution of the SOI layer 5, and the SOI of the intended film thickness distribution becomes large. Layer 5 becomes difficult to obtain.
  • the polishing allowance in the flattening process is as small as possible.
  • it is effective to reduce the surface roughness of the peeled surface. This is true not only when the planarization step is performed only by polishing, but also when polishing is performed after planarization by heat treatment, or when heat treatment is performed after planarization by polishing.
  • the ion-implantation dose is also set to be small.
  • the thickness t X of the silicon oxide film 2 is constant, the depth d 1 + t X of the ion implantation layer 4 for separation is determined by the thickness of the SOI layer to be obtained (FIGS. 2A, 2B, and 2C: (tl, t2, t3) becomes smaller, and the dose of ion implantation also increases with the thickness (Fig.
  • the uniformity of the film thickness of the SOI layer 5 is represented by the standard deviation of the film thickness in the same wafer. For example, 1.5 nm or less can be secured.
  • polishing can be omitted, and even by only flattening by heat treatment, a much better surface condition can be obtained compared to the conventional method, so that variations in film thickness can be further reduced. Become.
  • Figure 6 shows the critical dose required for stripping when forming the stripping ion-implanted layer by hydrogen ion implantation, while varying the energy (acceleration voltage) of hydrogen ion implantation. . As the energy becomes smaller, the critical dose is clearly reduced. The critical dose decreases almost linearly with decreasing energy (the figure shows an empirical formula that shows the relationship between critical dose and energy, obtained by linear regression).
  • Fig. 7 shows the energy (acceleration voltage) of hydrogen ion implantation and the coupling when the silicon oxide film 2 was formed on the pondu wafer 1 side at 301 m and when it was formed at 145 nm.
  • the graph shows the relationship with the peeling thickness of the silicon single crystal thin film 15 (that is, the formation depth d 1 of the peeling ion implantation layer 4).
  • the higher the energy the greater the thickness of the bonded silicon single crystal thin film 15.
  • the same peel thickness can be obtained with lower energy.
  • the roughness Rms of the peeled surface is a root mean square roughness calculated by the following method.
  • the three-dimensional shape profile of the main surface of the SOI layer is measured with an atomic force microscope, and the measured area is 1 ⁇ ⁇ 10 / m (x-y-z orthogonal coordinate system with the height direction being z)
  • it is expressed as the projected area on the x_y plane)
  • the height coordinate measured value at each measurement point is Z
  • the average value is Zm
  • the sum of (Z-Zm) 2 for all the measurement points is M, (Z—Zm) 2
  • the square root of the value obtained by dividing this by the number of measurement points N is Rms:
  • the energy of ion implantation is reduced to make the S ⁇ I layer 5 thinner, The dose is also decreasing.
  • the roughness Rms of the peeled surface is also small, and the polishing allowance can be set small in the planarization polishing.
  • the SOI layer obtained by setting a small polishing allowance has good film thickness uniformity. In particular, when it is desired to keep the film thickness uniformity level at 1.5 nm or less, it is desirable that the roughness Rms of the peeled surface be 4.5 nm or less.
  • the silicon oxide film 2 may be formed only on the base wafer 7 side.
  • the thickness t X of the silicon oxide film 2 is removed compared to the process of FIG. It is possible to reduce the formation depth of the ion implantation layer 4 for use, and hence the energy of ion implantation.
  • the dose can be set low to obtain the bonded silicon single crystal thin film 15 and the SOI layer 5 of the same thickness, thereby reducing the roughness of the peeled surface and reducing the polishing allowance for flattening. Thereby, the level of the thickness uniformity of the obtained SOI layer 5 can be further increased.
  • the ion implantation depth is set to be equal to the formation depth d 1 ′ from the first main surface J ′. do it.
  • d 1 ′ is set to be equal to or greater than 50 nm and equal to or less than 300 nm
  • the energy of the ion implantation is required. It is better to adjust to about 1 keV to 25 keV.
  • the dose of ions for forming the delamination ion implanted layer 4, 3 X 1 0 16 / cm 2 or more 4 X 1 0 16 or ZCM 2 may be set as follows.
  • silicon oxide films 2a and 2b can be formed on the bonding surfaces of both the base wafer 7 and the bond wafer 1. Wear. Also in this case, a part of the thickness of the silicon oxide film is distributed to the base wafer 7 side, so that the thickness of the silicon oxide film 2a on the bond wafer 1 side can be reduced. In order to obtain the bonded silicon single crystal thin film 15 and the SOI layer 5, the dose of ion implantation can be set low, and the level of uniformity of the thickness of the obtained SOI layer 5 can be further increased.
  • the present invention provides ion implantation with different implantation depths according to the standard of the thickness of the SOI layer of the SOI wafer to be manufactured and the thickness of the buried oxide film. This can be suitably applied when performing. For example, when it is necessary to manufacture a plurality of types of SOI wafers having a constant thickness of the buried oxide film and different thickness standards of the SOI layer, the smaller the thickness standard, the smaller the ion implantation depth.
  • the SOI wafer is manufactured under the condition that the energy and dose of ion implantation are set small. As a result, even with a standard product with a thin SOI layer, excellent film thickness uniformity can be achieved without deteriorating relative film thickness uniformity as compared with a standard product with a large film thickness.

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Abstract

　得るべきＳＯＩ層５の厚さに応じて結合シリコン単結晶薄膜１５の厚さを調整するために、剥離用イオン注入層形成工程における剥離用イオン注入層４の第一主表面Ｊからの形成深さｄ１＋ｔｘを、イオン注入のエネルギーにより調整する。そして、剥離用イオン注入層４の第一主表面Ｊからの形成深さが小さくなるほど、イオン注入のドーズ量を小さく設定する。ドーズ量が小さくなれば、剥離面の面粗さも小さくなり、平坦化工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定することができる。その結果、薄いＳＯＩ層を形成する場合に、該ＳＯＩ層の膜厚均一性を向上させることができる。これにより、ＳＯＩ層の要求膜厚レベルが非常に小さい場合においても、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減できるＳＯＩウェーハの製造方法を提供する。

Description

明 細 書
S O Iゥ ーハの製造方法 技術分野
本発明は、 S O Iゥエーハの製造方法に関する。 背景技術
携帯電話等の移動体通信においては、 数 1 0 O MH Z以上の高周波信号を取り扱 うのが一般的となっており、 高周波特性の良好な半導体デバイスが求められている c 例えば、 CMO S― I Cや高耐圧型 I C等の半導体デバイスには、 シリコン単結晶 基板 （以下、 ベースウェーハともいう） 上にシリコン酸化膜絶縁体層 （埋め込み酸 化膜） を形成し、 その上に別のシリコン単結晶層を S O I (Silicon on
Insulator) 層として積層形成した、 いわゆる S O Iゥエーハが使用されている。 これを高周波用の半導体デバイスに使用する場合、 高周波損失低減のため、 ベース ゥエーハとして高抵抗率のシリコン単結晶を使用することが必要である。
ところで、 S O Iゥエーハの代表的な製造方法として貼り合わせ法がある。 この 貼り合わせ法は、 ベースウェーハとなる第一シリコン単結晶基板と、 デバイス形成 領域である S O I層となる第二シリコン単結晶基板 （以下、 ボンドゥエーハともい う） とをシリコン酸化膜を介して貼り合わせた後、 ボンドゥエーハを所望の膜厚ま で減厚し、 薄膜化することによりボンドゥエーハを S O I層とするものである。 ボンドゥエ一ハを減厚する方法にはいくつかあるが、 均一な膜厚が比較的得やす く、 かつ簡便な方法として、 スマートカット法 （商標名） が知られている。 これは、 ボンドゥエーハの貼り合わせ面 （第一主表面とする） に対し、 一定深さ位置に水素 高濃度層が形成されるように水素をイオン注入し、 貼り合わせ後に該水素高濃度層 にてボンドウヱーハを剥離する、 というものである。
しかし、 上記の方法には以下のような欠点がある。 すなわち、 スマートカット法 では、 図 8 Aに示すように、 剥離後に得られる S O Iゥエーハ 5 0 ' (符号 7はべ —スゥヱーハ、 符号 2はシリコン酸化膜である） の、 S O I層 8の表面に、 イオン 注入に伴うダメージ層 8 aが形成され、 また、 剥離面そのものの粗さは通常製品レ ベルの S i ゥエーハの鏡面と比べて相当大きくなる。 従来、 このダメージ層 8 aを 除去するために、 剥離後の S O I層 8の表面を、 研磨代の小さい鏡面研磨 （タツチ ポリッシュと通称され、 機械的化学的研磨が用いられる） により鏡面化することが 行なわれてきた。 この方法を用いると、 剥離面の短波長の粗さ成分は比較的容易に 除去できるものの、 新たに研磨代のゥユーハ面内不均一性が付加されてしまう難点 がある。 その結果、 図 8 Bに示すように、 得られる S O I層の膜厚 tの分布には、 同一ゥエーハ内の標準偏差値 σ 1にて 1〜2 n m程度生ずる。 また、 図 8 Cに示 すように、. 同一仕様ゥェーハロットにおけるゥヱーハ間の、 膜厚 t ( t 1 , t 2 , t 3 ) の標準偏差値 σ 2では 3 n m程度以上の分布を生ずる。 特に剥離面の面粗 さが大きい場合は、 研磨代が大きくなる分だけ、 研磨後の S O I層の膜厚分布は悪 化しやすくなる。
一般に、 厚い S O I層が必要な場合は、 水素高濃度層の形成深さを大きくし、 薄 い S O I層が必要な場合は水素高濃度層の形成深さを小さくする。 一方、 従来より、 剥離を生じさせるのには、 水素高濃度層の形成深さによらず、 一定の臨界ドーズ量 以上に水素注入する必要があると考えられており、 特に薄い S O I層を形成する場 合も、 比較的厚い S O I層を形成する場合と同程度のイオンドーズ量レベルが採用 されてきた。 その結果、 剥離面の粗さは、 薄い S O I層を得る場合においても、 厚 い S O I層を形成する場合と同程度に大きくならざるを得ないから、 研磨代のゥ ーハ面内不均一性の影響は、 S O I層厚さが小さくなる分だけ相対的に拡大する。 こうした膜厚のばらつきは、 現状の鏡面研磨技術の水準からすれば不可避的なも のであり、 SO I層の膜厚が 1 00 nm程度以上の膜厚に留まる限りは、 特に大き な問題となるものではない。 しかしながら、 近年、 SO Iゥエーハの主要な用途で ある CMOS— L S I等においては、 素子の微細化及び高集積化の傾向はますます 著しくなつており、 数年前まで 1 00 nm程度で超薄膜と称されていたものも、 今 ではさして驚くに するものではなくなつてしまった。 現在、 超薄膜 SO I層とし て求められている平均膜厚は 1 00 nmを大きく下回り、 数 1 0 nm (例えば 20 〜5 0 nm) から場合により 1 0 nm程度にもなつている。 この場合、 上記のよう な膜厚不均一のレベルは、 狙いとする平均膜厚の 1 0〜数 1 0°/0にも及び、 SO I ゥエーハを用いた半導体デバイスの品質ばらつきや、 製造歩留まり低下に直結して しまうことはいうまでもない。
本発明の課題は、 SO I層の要求膜厚レベルが非常に小さい場合においても、 ゥ エーハ内の膜厚均一性及びゥユーハ間の膜厚均一性の双方を十分小さいレベルに軽 減することが可能であ.り、 ひいては超微細あるいは高集積度の CMOS— L S I等 に加工した場合においても、 品質ばらつきを抑制し製造歩留まりを向上させること ができる SO Iゥエーハの製造方法を提供することにある。 発明の開示
上記課題を解決するために、 本発明の SO Iゥエーハの製造方法は、 第一基板
(ベースウェーハに相当する） とシリコン単結晶からなる第二基板 （ボンドゥエ一 ハに相当する） との少なくともいずれかの第一主表面に絶縁膜を形成する絶縁膜形 成工程と、
第二基板の第一主表面側のイオン注入表面からイオンを打ち込むことにより剥離 用イオン注入層を形成する剥離用ィオン注入層形成工程と、
剥離用イオン注入層が形成された第二基板と、 第一基板との第一主表面同士を、 絶縁膜を介して貼り合わせる貼り合わせ工程と、 該貼り合わせ工程の後、 S O I層となるべき結合シリコン単結晶薄膜を、 第二基 板より剥離用ィォン注入層において剥離する剥離工程と、
結合シリコン単結晶薄膜の剥離面側を平坦化して S O I層とする平坦化工程と、 を含み、
得るべき S O I層の厚さに応じて結合シリコン単結晶薄膜の厚さを調整するため に、 剥離用イオン注入層形成工程における剥離用イオン注入層のィオン注入表面か らの形成深さを、 イオン注入のエネルギーの大きさにより調整するとともに、 剥離 用イオン注入層のイオン注入表面からの形成深さが小さくなるほど、 イオン注入の ドーズ量を小さく設定す-ることを特徴とする。 なお、 本明細書において 「イオン注 入表面」 とは、 ボンドウヱーハの第一主表面に絶縁膜を形成する場合はその絶縁膜 表面であり、 絶縁膜を形成しない場合はボンドゥエーハの第一主表面 （シリコン表 面） である。
_ 本発明者は、 スマートカット法において、 ボンドゥエーハに剥離を生じさせるた めのイオン注入のドーズ量につき、 実験により再度検証を行なったところ、 従来に はない新規な知見を得た。 すなわち、 必要とされる S O I層の厚さに応じて剥離用 イオン注入層の形成深さを調整するには、 イオン注入のエネルギーを調整しなけれ ばならない。 そして、 剥離を生ずるための臨界イオンドーズ量は、 従来、 イオン注 入深さによらず一定と考えられていたのが、 本発明者の検討により、 イオン注入深 さが小さいほど少ないドーズ量でも剥離を生ずることがわかった。 つまり、 剥離用 イオン注入層の形成深さが小さいほど、 剥離に必要な臨界ドーズ量は小さくなるの である。 他方、 剥離面の粗さも、 打ち込むイオンのドーズ量に関係し、 ドーズ量が 小さくできれば剥離面の粗さも小さくなる。 従って、 剥離用イオン注入層の第一主 表面からの形成深さが小さくなる場合は、 イオン注入のドーズ量を小さく設定する。 ドーズ量が小さくなれば、 剥離面の面粗さも小さくなり、 薄い S O I層を形成する 場合に、 該 S O I層の膜厚均一性を向上させることができる。 さらに、 平坦化工程は、 結合シリコン単結晶薄膜の剥離面側を研磨する研磨工程 を含むものとする場合に、 S〇 I層の膜厚均一性を向上させることができる。 具体 的には、 剥離により得られる結合シリコン単結晶薄膜の剥離面の面粗さが小さいほ ど、 研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設定する ことができる。 つまり、 剥離面の面粗さが小さくなれば、 研磨工程における結合シ リコン単結晶薄膜の剥離面の研磨代を縮小でき、 該研磨代のゥエーハ面内不均一性 の影響を効果的に軽減できる。
例えば、 ボンドゥエーハに形成する絶縁膜の厚さを一定とすると、 得るべき S O I層の厚さが小さくなる場合、 イオン注入のドーズ量も該厚さに応じて小さく設定 し、 かつ、 研磨工程における結合シリコン単結晶薄膜の剥離面の研磨代を小さく設 定する。 つまり、 結合シリコン単結晶薄膜ひいては最終的な S O I層が薄くなれば、 剥離用イオン注入層の形成位置が浅くなるのでイオン注入のドーズ量が減り、 剥離 面平坦化の際の研磨しろを小さくできるので研磨代不均一の影響が大幅に軽減され る。 その結果、 S O I層厚さが小さいにもかかわらず、 ゥエーハ内の膜厚均一'性及 ぴゥエーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能となる c 図面の簡単な説明
図 1は、 本発明による S O Iゥエーハ製造方法の第一実施形態を示す工程説明図 図 2 A、 図 2 B、 図 2 Cは、 本発明の第一の効果説明図。
図 3は、 本発明による S O Iゥエーハ製造方法の第二実施形態を示す工程説明図 図 4は、 本発明による S O Iゥユーハ製造方法の第三実施形態を示す工程説明図 c 図 5は、 本発明の第二の効果説明図。
図 6は、 イオン注入のエネルギー （加速電圧） と、 剥離を生ずる臨界ドーズ量と の関係を示すグラフ。
図 7は、 イオン注入のエネルギー (加速電圧） と、 結合シリコン単結晶薄膜の剥 離厚さの関係を示すグラフ。
図 8A、 図 8 B、 図 8 Cは、 SO Iゥエーハの製造に係る従来法の問題点を示す 図。 発明を実施するための最良の形態
以下に本発明を実施するための最良の形態について述べる。
図 1は本発明に係る S O Iゥユーハの製造方法の基本的な実施形態を説明するも のである。 まず、 工程 （a) に示すように、 例えばシリコン単結晶からなる第一基 板としてのベースゥェ ハ 7と、 工程 （b) に示す第二シリコン単結晶基板として のボンドゥエーハ 1とを用意する。 工程 （c) に示すように、 ボンドゥエーハ 2の 少なくとも第一主表面 J側に絶縁膜としてシリコン酸化膜 2を形成している。 この シリコン酸化膜 2の形成は、 例えば、 ゥエツト酸化やドライ酸化などの熱酸化によ り形成することができるが、 CVD (Chemical Vapor Deposition) 等の方法を採 用することも可能である。 シリコン酸化膜の膜厚 t Xは、 例えば MOS— FET等 の絶縁層として使用されることを考慮して、 50 nm以上 2 μιη以下程度の値とす る。 ベースウェーハ 7としては、 石英基板やサファイア基板などの絶縁性基板や、 G a A s、 I ii P、 S i Cなどの化合物半導体基板を用いることもできるが、 大口 径化ゃコスト面を考慮すると、 本実施の形態のようにシリコン単結晶基板を用いる ことが好ましい。 また、 シリコン酸化膜 2の代わりに、 シリコン窒化膜ゃシリコン 酸化窒化膜などを絶縁膜として形成することもできる。
次に、 工程 （d) に示すように、 ボンドゥエーハ 1の第一主表面 J側、 本実施形 態ではシリコン酸化膜 2の表面をイオン注入面として、 例えば水素イオンビームを 照射することによりイオンを打ち込み、 剥離用イオン注入層 4を形成する。 剥離用 イオン注入層 4を形成するためのイオンは、 水素イオン及び希ガス （H e、 Ne、 A r、 Kr、 X e) イオンよりなるイオン群から選ばれる少なくとも 1種類とする ことができる。 本実施形態では水素イオンを用いるが、 水素イオンに代えて、 ヘリ ゥムイオン、 ネオンイオンあるいはアルゴンイオンなどの希ガスイオンを打ち込む ことにより剥離用イオン注入層 4を形成してもよい。
剥離用イオン注入層 4を形成したボンドゥエーハ 1とべ一スウェーハ 7とは、 洗 浄液にて洗浄され、 さらに、 工程 （e ) に示すように、 両ゥエーハ 1 , 7をシリコ ン酸化膜 2の形成側 （すなわち第一主表面 J ， K側） にて貼り合わせる。 そして、 工程 （f ) に示すように、 その積層体を 4 0 0〜 6 0 0 °Cの低温にて熱処理するこ とにより、 ボンドゥエーハ 1は前記した剥離用ィォン注入層 4の概ね濃度ピーク位 置において剥離し、 ベースウェーハ 7側に残留した部分が結合シリコン単結晶薄膜 1 5となる （剥離工程） 。 なお、 剥離用イオン注入層 4を形成する際のイオン注入 量を高めたり、 あるいは重ね合わせる面に対して予めプラズマ処理を行なって表面 を活性化したりすることにより、 剥離熱処理を省略できる場合もある。 また、 剥離 後の残余のボンドゥエーハ部分 3は、 剥離面を再研磨後、 再びボンドゥエーハ又は ベースウェーハとして再利用が可能である。
最終的な S O Iゥエーハを得るには、 上記剥離工程後、 ベースウェーハ 7と S O I層 （結合シリコン単結晶薄膜 1 5 ) とをシリコン酸化膜 2を介して強固に結合す る結合熱処理が必要である。 この結合熱処理は、 アルゴンガス等の不活性ガスや水 素ガスあるいはこれらの混合ガス中にて、 通常 1 0 0 0 °C以上 1 2 5 0 °C以下の高 温で行なわれる。 なお、 該結合熱処理に先立って、 これよりも低温で、 S O I層の 表面を保護するための酸化熱処理 （7 0 0 °C以上 1 0 0 0 °C以下） を行なうことも できる。
また、 剥離後の結合シリコン単結晶薄膜 1 5の剥離面を、 あるいはこれを研磨に より平坦化した研磨表面をさらに平坦化する平坦化熱処理を行なうことができる。 この平坦化熱処理は、 アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混 合ガス中にて 1 1 0 0〜 1 3 8 0 °Cで行なうことができる。 具体的には、 一般的な バッチ式の縦型炉ゃ横型炉といったヒータ一加熱式の熱処理炉を用いて行なうこと ができるほか、 ランプ加熱等により熱処理を数秒から数分程度で完結する枚葉式 R T A装置を用いて行なうこともできる。 この平坦化熱処理を、 前述の結合熱処理と 兼ねて行なうこともできる。
図 1の工程 （d) において、 剥離用イオン注入層 4は、 ゥエーハの深さ方向の水 素濃度プロファイルを測定したとき、 例えば 50 nm以上 3 0 0 nm以下の深さ
(d 1 ：ただし、 表面にシリコン酸化膜 2が形成される場合は、 そのシリコン酸化 膜 2を除いた深さで表す） に水素濃度のピーク位置が生ずるように形成する。 該深 さ d lは、 結合シリコン単結晶薄膜 1 5の厚さに対応するものである。 第一の深さ d 1が 5 0 nm未満では、 十分な厚さの結合シリコン単結晶薄膜 1 5が得られず、 300 nmを超えると、 5 0 n m以下の S〇 I層を得たい場合に、 後述する研磨代 が大きくなり過ぎ、 膜厚分布を良好に確保できなくなる。
上記剥離用イオン注入層 4を形成する際に、 該剥離用ィオン注入層 4のイオン注 入表面からの形成深さ d 1 + t Xを、 イオン注入のエネルギー (加速電圧) により 調整する。 具体的には、 該剥離用イオン注入層 4の形成深さ （d l + t x) が大き くなるほど、 イオン注入のエネルギーを大きく設定する。 シリコン酸化膜の厚さ t Xが例えば 20 n m〜 20 0 ii mに設定され、 結合シリコン単結晶薄膜 1 5の厚さ に対応する剥離用イオン注入層 4の形成深さ d 1が前述の 5 0 nm以上 3 00 nm 以下に設定される場合、 d 1 + t Xは 7 0 nm以上 500 nm以下である。 水素ィ オンを用いたイオン注入により、 該深さに剥離用イオン注入層 4を形成するには、 イオン注入のエネルギーを 3 k e V〜5 O k e V程度に調整するのがよい。
そして、 剥離用イオン注入層 4のイオン注入表面からの形成深さ d 1 + t x力 Mヽ さくなるほど、 剥離用イオン注入層 4にて剥離を生じうるためのイオン注入の臨界 ドーズ量が小さくなる。 従って、 剥離用イオン注入層 4の形成深さ d 1 + t xが小 さくなるほど、 イオンのドーズ量は小さく設定される。 d l + t xが 7 0 nm以上 5 00 nm以下である場合、 剥離用イオン注入層 4を形成するためのイオンのドー ズ量は、 3 X 1 016個 Zcm2以上 5 X 1 016個 Z c m 2以下に設定するのがよい。 図 2A〜図 2 Cに示すように、 剥離後の結合シリコン単結晶薄膜 1 5の表面 （剥 離面） は、 イオン注入に伴うダメージ層 8の形成により荒れたものとなる。 そこで、 該ダメージ層 8を研磨 （タツチポリッシュ） により除去し、 結合シリコン単結晶薄 膜 1 5の表面を平坦化して、 最終的な SO I層 5とし、 SO Iゥエーハ 5 0が得ら れる。 この平坦化のための研磨代は、 ダメージ層 8による表面粗さが大きいほど大 きく設定する必要がある。 し力ゝし、 研磨代が大きくなれば、 該研磨代の面内方向バ ラツキの影響が最終的な S O I層 5の膜厚分布に大きく及ぶようになり、 所期の膜 厚分布の SO I層 5を得るのが困難になる。 従って、 平坦化処理における研磨代は なるべく小さいことが望ましく、 そのためには、 剥離面の面粗さを小さくすること が有効となる。 これは、 平坦化工程を研磨のみにより行う場合だけではなく、 熱処 理による平坦化の後に研磨を行う場合、 あるいは研磨による平坦化の後に熱処理を 加える場合についても全く同様のことが言える。
既に説明した通り、 剥離用イオン注入層 4の形成深さが小さいほど、 剥離に必要 な臨界ドーズ量は小さくなる。 剥離用イオン注入層 4の形成深さ （図 2A、 図 2 B、 図 2 C ： d 1 + t X) が小さくなる場合は、 イオン注入のドーズ量も小さく設定さ れる。 シリコン酸化膜 2の膜厚 t Xが一定の場合、 剥離用イオン注入層 4の形成深 さ d 1 + t Xは、 得るべき S O I層の厚さ （図 2A、 図 2 B、 図 2 C : t l， t 2 , t 3) が小さくなるほど浅くなり、 イオン注入のドーズ量も該厚さ （図 2A、 図 2 B、 図 2 C : t l, t 2, t 3、 あるいは深さ d 1 + t x) に応じて小さく設定さ れる。 従って、 ドーズ量を抑制して得られる薄い結合シリコン単結晶薄膜 1 5の剥 離面は粗さ Rm sが減少し、 平坦化工程における研磨代 t pを小さく設定すること ができる。 その結果、 SO I層 5が薄くなるほど研磨代 t pが小さくて済むように なり、 研磨代不均一の影響が及びにくくなつて、 SO I層 5のゥエーハ内の膜厚均 一性及びゥエーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能 となる。 例えば、 S O I層 5の平均厚さが 1 0〜 5 0 n m程度に設定される場合に おいても、 S O I層 5の膜厚均一性を、 同一ゥエーハ内の膜厚の標準偏差値にて例 えば 1 . 5 n m以下に確保できる。 また、 図 5に示すように、 同一仕様のゥエーハ 間の膜厚 t (= t 1 ， t 2 , t 3 ) の標準偏差値 σ 2にて 3 n m以下に確保する ことができる。 特に、 S O I層 5が 2 0 n m程度あるいはそれ以下に超薄膜化され る場合でも、 ゥエーハ内及びゥエーハ間の膜厚バラツキを、 十分実用に耐える範囲 にまで軽減することが可能となる。 また、 最終膜厚次第では、 研磨を省略し、 熱処 理による平坦化のみでも、 従来に比べて格段に優れた表面状態を得ることができる ので、 膜厚バラツキを一層軽減することが可能となる。
図 6は、 水素イオン注入により剥離用イオン注入層を形成する場合の、 剥離に必 要な臨界ドーズ量を、 水素イオン注入のエネルギー （加速電圧） を種々に変更しな がら測定したものである。 エネルギーが小さくな.るほど、 臨界ドーズ量が明らかに 減少していることがわかる。 また、 臨界ドーズ量はエネルギーが減少すると略直線 的に減少している （図中に、 直線回帰により得られた、 臨界ドーズ量とエネルギー との関係を示す実験式を示している） 。 また、 図 7は、 ポンドゥエーハ 1側にシリ コン酸化膜 2を 3 0 11 m形成したときと、 1 4 5 n m形成した場合のそれぞれにつ いて、 水素イオン注入のエネルギー （加速電圧） と、 結合シリコン単結晶薄膜 1 5 の剥離厚さ （つまり、 剥離用イオン注入層 4の形成深さ d 1 ) との関係を示すもの である。 いずれも高エネルギーとなるほど結合シリコン単結晶薄膜 1 5の厚みが大 きくなつていることがわかる。 また、 シリコン酸化膜 2の厚さを薄くすることによ り、 同じ剥離厚さが、 より低いエネルギーで得られることもわかる。
また、 図 1の工程に従い、 以下の実験を行なった。 すなわち、 種々のイオン注入 エネルギーとドーズ量を設定して剥離用イオン注入層 4を形成することにより、 剥 離後のシリ ^ン単結晶層厚さ （図 1の d l ) を、 ターゲットとする S O I層 5の厚 さに応じて種々に変更し、 さらに、 剥離面の粗さ Rm sに応じて研磨代を調整して 機械的化学的研磨により平坦化研磨を行なうことにより、 SO Iゥエーハを製造し た。 イオン注入のドーズ量は、 設定したイオン注入のエネルギーに応じて、 図 6中 の実験式 （y = 4 X 1 014x + 3 X 1 016) に従い決定した。 また、 剥離面の粗 さ Rmsは、 以下の方法により算出された、 二乗平均平方根粗さである。 すなわち、 原子間力顕微鏡により SO I層主表面の 3次元形状プロファイルを測定し、 測定面 積を 1 Ο μηιΧ 1 0 / m (高さ方向を zとする x— y— z直交座標系を設定したと きに、 x_y平面への投影面積にて表す） とし、 測定点毎の高さ方向座標測定値を Z、 その平均値を Zm、 全測定点についての (Z-Zm) 2の和を∑ ,(Z— Zm) 2と して、 これを測定点数 Nにて除した値の平方根を Rm s ：
Rm s = { (1/N) X∑ (Z-Zm) " 1 2
として算出する。 また、 SO I層 5の面内厚さ分布を、 反射分光法により測定し、 平均膜厚と均一性指数 （標準偏差を σ としたときの、 3 σ の値） を求めた。 以上 の結果を表 1に示す。
表 1
Figure imgf000013_0001
S〇 I層 5を薄膜化するためにイオン注入のエネルギーを小さくすると、 必要な ドーズ量も減少している。 その結果、 剥離面の粗さ Rm sも小さくなり、 平坦化研 磨も研磨代を小さく設定できることがわかる。 そして、 研磨代を小さく設定して得 られる SO I層は、 膜厚均一性も良好である。 特に、 膜厚均一性のレベルを 1. 5 nm以下に留めたいとき、 剥離面の粗さ Rm sは 4. 5 n m以下となっていること が望ましい。
以上、 本発明の実施形態を説明したが、 本発明はこれに限定されるものではなく、 請求の範囲の記載に基づく技術的範囲を逸脱しない限り、 種々の変形ないし改良を 付加することができる。 例えば、 図 3の工程 （a) 及び （b) に示すように、 ベー スウェーハ 7の側にのみシリコン酸化膜 2を形成するようにしてもよい。 この構成 では、 剥離用ィォン注入層 4を形成するボンドゥエーハ 1の側にシリコン酸化膜 2 が形成されないので、 図 1の工程と比較して、 シリコン酸化膜 2の厚さ t Xの分だ け剥離用ィォン注入層 4の形成深さ、 ひいてはィォン注入のエネルギーを減少させ ることができる。 その結果、 同じ厚さの結合シリコン単結晶薄膜 1 5ひいては SO I層 5を得るのに、 そのドーズ量を低く設定することができ、 剥離面の粗さ低減ひ いては平坦化の研磨代削減により、 得られる S O I層 5の膜厚均一性のレベルをさ らに高めることができる。
この場合、 剥離用イオン注入層 4を形成する際に、 シリコン酸化膜 2が省略され ているので、 イオン注入深さは、 第一主表面 J ' からの形成深さ d 1 ' と等しく設 定すればよい。 d 1 ' が前述の 50 nm以上 3 00 n m以下に設定される場合、 水 素イオンを用いたイオン注入により、 該深さに剥離用イオン注入層 4を形成するに は、 イオン注入のエネルギーを 1 k e V〜2 5 k e V程度に調整するのがよい。 ま た、 剥離用イオン注入層 4を形成するためのイオンのドーズ量は、 3 X 1 016個 /cm2以上 4 X 1 016個 Zcm2以下に設定するのがよい。
また、 図 4の工程 (a) 及び （b) に示すように、 ベースウェーハ 7とボンドウ エーハ 1との双方の貼り合わせ面にシリコン酸化膜 2 a, 2 bを形成することもで きる。 この場合も、 ベースウェーハ 7側にシリコン酸化膜の厚みの一部が振り分け られるので、 ボンドゥエーハ 1側のシリコン酸化膜 2 aの厚みを減ずることができ、 図 3の場合ほどではないが、 同じ厚さの結合シリコン単結晶薄膜 1 5ひいては S O I層 5を得るのに、 イオン注入のドーズ量を低く設定することができ、 得られる S O I層 5の膜厚均一性のレベルをさらに高めることができる。
また、 実際の S O Iゥエーハの製造工程 （量産工程） において本発明は、 製造す べき S O Iゥユーハの S O I層の膜厚や埋め込み酸化膜の膜厚の規格に応じて、 注 入深さの異なるイオン注入を行なう場合に好適に適用できる。 例えば、 埋め込み酸 化膜の膜厚が一定で、 S O I層の膜厚規格が異なる複数種類の S O Iゥ ーハを製 造する必要がある場合、 膜厚規格が小さいほどイオン注入深さも小さくなり、 ィォ ン注入のエネルギーおよびドーズ量を小さく設定した条件で S O Iゥエーハを製造 する。 これにより、 S O I層の膜厚が薄い規格品においても、 膜厚が厚い規格品と 比較して、 相対的な膜厚均一性を悪化させることなく、 優れた膜厚均一性を有する
S O Iゥエーハを製造することができる。

Claims

請 求 の 範 囲
1 . 第一基板とシリコン単結晶からなる第二基板との少なくともいずれかの第 一主表面に絶縁膜を形成する絶縁膜形成工程と、
前記第二基板の第一主表面側のイオン注入表面からイオンを打ち込むことにより 剥離用ィォン注入層を形成する剥離用ィオン注入層形成工程と、
前記剥離用イオン注入層が形成された前記第二基板と、 前記第一基板との前記第 一主表面同士を、 前記絶縁)！莫を介して貼り合わせる貼り合わせ工程と、
該貼り合わせ工程の後、 S O I層となるべき結合シリコン単結晶薄膜を、 前記第 二基板より前記剥離用ィオン注入層において剥離する剥離工程と、
前記結合シリコン単結晶薄膜の剥離面側を平坦化して前記 S O I層とする平坦化 工程と、 を含み、
得るべき S O I層の厚さに応じて前記結合シリコン単結晶薄膜の厚さを調整する ために、 前記剥離用ィォン注入層形成工程における前記剥離用ィォン注入層の前記 イオン注入表面からの形成深さを、 イオン注入のエネルギーの大きさにより調整す るとともに、 前記剥離用イオン注入層の前記イオン注入表面からの形成深さが小さ くなるほど、 前記イオン注入のドーズ量を小さく設定することを特徴とする S O I ゥユーハの製造方法。
2 . 前記平坦化工程は、 前記結合シリコン単結晶薄膜の剥離面側を研磨する研 磨工程を含むことを特徴とする請求の範囲第 1項に記載の S O Iゥエーハの製造方 法。
3 . 前記結合シリコン単結晶薄膜の剥離面の面粗さが小さいほど、 前記研磨ェ 程における前記結合シリコン単結晶薄膜の前記剥離面の研磨代を小さく設定するこ とを特徴とする請求の範囲第 2項記載の S O Iゥエー八の製造方法。
4 . 前記得るべき S O I層の厚さが小さくなるほど前記イオン注入のドーズ量 を小さく設定し、 かつ、 前記研磨工程における前記結合シリコン単結晶薄膜の前記 剥離面の研磨代を小さく設定することを特徴とする請求の範囲第 3項記載の S O I ゥ ーハの製造方法。
5 . 前記絶縁膜をシリコン酸化膜とすることを特徴とする請求の範囲第 1項な いし第 4項のいずれか 1項に記載の S O Iゥエーハの製造方法。
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