KR20050025591A - Ｓｏｉ 웨이퍼의 제조방법 - Google Patents

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아가히로지
미타니기요시
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신에쯔 한도타이 가부시키가이샤
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Abstract

얻어질 SOI층(5)의 두께에 따라 결합 실리콘 단결정 박막(15)의 두께를 조정하기 위해서, 박리용 이온주입층 형성공정에서의 박리용 이온주입층(4)의 제 1 주표면(J)으로부터의 형성 깊이(d1+tx)를 이온주입의 에너지에 의해 조정한다. 그리고 박리용 이온주입층(4)의 제 1 주표면(J)으로부터의 형성 깊이가 작아질 수록, 이온주입의 도즈량을 작게 설정한다. 도즈량이 작아지면, 박리면의 면 조도도 작아져, 평탄화 공정에서의 결합 실리콘 단결정 박막의 박리면의 연마부분을 작게 설정할 수 있다. 그 결과, 얇은 SOI층을 형성하는 경우에, 이 SOI층의 막두께 균일성을 향상시킬 수 있다. 이것에 의해 SOI층의 요구 막두께 레벨이 매우 작은 경우에도, 웨이퍼내의 막두께 균일성 및 웨이퍼간의 막두께 균일성 쌍방을 충분히 작은 레벨로 경감할 수 있는 SOI 웨이퍼의 제조방법을 제공한다.

Description

ＳＯＩ 웨이퍼의 제조방법{SOI WAFER MANUFACTURING METHOD}
본 발명은 SOI 웨이퍼의 제조방법에 관한 것이다.
휴대전화 등의 이동통신에 있어서는, 수백MHz 이상의 고주파신호를 취급하는 것이 일반적으로 되어 있어, 고주파특성이 양호한 반도체 디바이스가 요구되고 있다. 예를 들면, CMOS-IC나 고내압형 IC 등의 반도체 디바이스에는, 실리콘 단결정 기판(이하, 베이스 웨이퍼라고도 함)상에 실리콘 산화막 절연체층(매립 산화막)을 형성하고, 그 위에 다른 실리콘 단결정층을 SOI(Silicon on Insulator)층으로서 적층 형성한 소위 SOI 웨이퍼가 사용되고 있다. 이것을 고주파용의 반도체 디바이스에 사용하는 경우, 고주파손실저감 때문에, 베이스 웨이퍼로서 고저항율의 실리콘 단결정을 사용하는 것이 필요하다.
그런데, SOI 웨이퍼의 대표적인 제조방법으로서 접합법이 있다. 이 접합법은 베이스 웨이퍼가 되는 제 1 실리콘 단결정 기판과, 디바이스 형성영역인 SOI층이 되는 제 2 실리콘 단결정 기판(이하, 본드웨이퍼라고도 함)을 실리콘 산화막을 사이에 두고 부착한 후, 본드웨이퍼를 원하는 막두께까지 줄여서, 박막화함으로써 본드웨이퍼를 SOI층으로 만드는 것이다.
본드웨이퍼를 얇게 하는 방법에는 몇가지 있지만, 균일한 막두께가 비교적 얻기 쉽고, 또한 간편한 방법으로서, 스마트컷법(상표명)이 알려져 있다. 이것은, 본드웨이퍼의 접합면(제 1 주표면으로 함)에 대하여, 일정 깊이 위치에 수소 고농도층이 형성되도록 수소를 이온주입 하고, 접합후에 이 수소 고농도층에서 본드웨이퍼를 박리하는 것이다.
그러나, 상기의 방법에는 이하와 같은 결점이 있다. 즉, 스마트컷법에서는 도 8A에 도시하는 바와 같이, 박리후에 얻어지는 SOI 웨이퍼(50')(부호 7은 베이스 웨이퍼, 부호 2는 실리콘 산화막임)의 SOI층(8)의 표면에 이온주입에 따르는 데미지층(8a)이 형성되고, 또, 박리면 그 자체의 조도는 통상 제품 레벨의 Si웨이퍼의 경면과 비교하여 상당히 커진다. 종래, 이 데미지층(8a)을 제거하기 위해서, 박리후의 SOI층(8)의 표면을, 연마부분이 작은 경면연마(터치폴리싱이라고 통칭되고, 기계적 화학적 연마가 사용됨)에 의해 경면화 하는 것이 행하여져 왔다. 이 방법을 사용하면, 박리면의 단파장의 조도 성분은 비교적 용이하게 제거할 수 있지만, 새롭게 연마부분의 웨이퍼면내 불균일성이 부가되어버리는 난점이 있다. 그 결과, 도 8B에 도시하는 바와 같이, 얻어지는 SOI층의 막두께(t)의 분포에는, 동일 웨이퍼내의 표준편차값 σ1에서 1∼2nm 정도 생긴다. 또, 도 8C에 도시하는 바와 같이, 동일 사양 웨이퍼 로트에서의 웨이퍼간의 막두께(t(t1, t2, t3))의 표준편차값 σ2에서는 3nm 정도 이상의 분포를 일으킨다. 특히 박리면의 면조도가 큰 경우에는 연마부분이 커지는 만큼, 연마후의 SOI층의 막두께 분포는 악화되기 쉬워진다.
일반적으로 두꺼운 SOI층이 필요한 경우는 수소 고농도층의 형성 깊이를 크게 하고, 얇은 SOI층이 필요한 경우는 수소 고농도층의 형성 깊이를 작게 한다. 한편, 종래부터 박리를 생기게 하는 것에는 수소 고농도층의 형성 깊이에 따르지 않고, 일정한 임계 도즈량 이상으로 수소 주입할 필요가 있다고 생각되고 있어, 특히 얇은 SOI층을 형성하는 경우도 비교적 두꺼운 SOI층을 형성하는 경우와 동일한 정도의 이온 도즈량 레벨이 채용되어 왔다. 그 결과, 박리면의 조도는 얇은 SOI층을 얻는 경우에도, 두꺼운 SOI층을 형성하는 경우와 동일한 정도로 커질 수 밖에 없기 때문에, 연마부분의 웨이퍼면내 불균일성의 영향은 SOI층 두께가 작아지는 만큼 상대적으로 확대된다.
이러한 막두께의 불균일은 현재상태의 경면 연마기술의 수준으로 보면 불가피한 것이며, SOI층의 막두께가 100nm 정도 이상의 막두께에 그치는 한은, 특별히 큰 문제가 되는 것은 아니다. 그렇지만, 최근, SOI 웨이퍼의 주요한 용도인 CMOS-LSI 등에서는, 소자의 미세화 및 고집적화의 경향은 점점 더 현저해지고 있고, 수년전까지 100nm 정도로 초박막이라 불렸던 것도, 지금에는 그다지 놀랄만한 것이 아닌 것으로 되어버렸다. 현재, 초박막 SOI층으로서 요구되고 있는 평균 막두께는 100nm를 크게 하회하고, 수십nm(예를 들면 20∼50nm)부터 경우에 따라 10nm 정도로도 되고 있다. 이 경우, 상기와 같은 막두께 불균일의 레벨은, 목적으로 하는 평균 막두께의 10∼수십%에도 이르러, SOI 웨이퍼를 사용한 반도체 디바이스의 품질 불균일, 제조수율 저하에 직결되어버리는 것은 말할 필요도 없다.
본 발명의 과제는 SOI층의 요구 막두께 레벨이 매우 작은 경우에도, 웨이퍼내의 막두께 균일성 및 웨이퍼간의 막두께 균일성 쌍방을 충분히 작은 레벨로 경감하는 것이 가능하고, 나아가서는 초미세 또는 고집적도의 CMOS-LSI 등으로 가공한 경우에도, 품질 불균일을 억제하고 제조수율을 향상시킬 수 있는 SOI 웨이퍼의 제조방법을 제공하는 것에 있다.
도 1은 본 발명에 의한 웨이퍼 제조방법의 제 1 실시형태를 도시하는 공정 설명도.
도 2A, 도 2B, 도 2C는 본 발명의 제 1 효과설명도.
도 3은 본 발명에 의한 SOI 웨이퍼 제조방법의 제 2 실시형태를 도시하는 공정 설명도.
도 4는 본 발명에 의한 SOI 웨이퍼 제조방법의 제 3 실시형태를 도시하는 공정 설명도.
도 5는 본 발명의 제 2 효과설명도.
도 6은 이온주입의 에너지(가속전압)와, 박리를 일으키는 임계 도즈량과의 관계를 도시하는 그래프.
도 7은 이온주입의 에너지(가속전압)와, 결합 실리콘 단결정 박막의 박리두께의 관계를 도시하는 그래프.
도 8A, 도 8B, 도 8C는 SOI 웨이퍼의 제조에 관계되는 종래법의 문제점을 도시한 도면.
상기 과제를 해결하기 위해서, 본 발명의 SOI 웨이퍼의 제조방법은 제 1 기판(베이스 웨이퍼에 상당함)과 실리콘 단결정으로 이루어지는 제 2 기판(본드웨이퍼에 상당함)의 적어도 어느 하나의 제 1 주표면에 절연막을 형성하는 절연막 형성공정과,
제 2 기판의 제 1 주표면측의 이온주입 표면으로 이온을 박아넣음으로써 박리용 이온주입층을 형성하는 박리용 이온주입층 형성공정과,
박리용 이온주입층이 형성된 제 2 기판과, 제 1 기판과의 제 1 주표면끼리를 절연막을 사이에 두고 접합하는 접합 공정과,
이 접합 공정후, SOI층이 될 결합 실리콘 단결정 박막을 제 2 기판보다 박리용 이온주입층에서 박리하는 박리공정과,
결합 실리콘 단결정 박막의 박리면측을 평탄화 하여 SOI층으로 하는 평탄화 공정을 포함하고,
얻어질 SOI층의 두께에 따라 결합 실리콘 단결정 박막의 두께를 조정하기 위해서, 박리용 이온주입층 형성공정에서의 박리용 이온주입층의 이온주입 표면으로부터의 형성 깊이를, 이온주입의 에너지의 크기에 의해 조정하는 동시에, 박리용 이온주입층의 이온주입 표면으로부터의 형성 깊이가 작아질 수록, 이온주입의 도즈량을 작게 설정하는 것을 특징으로 한다. 또한, 본 명세서에서 「이온주입 표면」이란, 본드웨이퍼의 제 1 주표면에 절연막을 형성하는 경우는 그 절연막 표면이며, 절연막을 형성하지 않는 경우에는 본드웨이퍼의 제 1 주표면(실리콘 표면)이다.
본 발명자는 스마트컷법에 있어서, 본드웨이퍼에 박리를 생기게 하기 위한 이온주입의 도즈량에 대해, 실험을 통해 재차 검증을 한 바, 종래에는 없는 신규한 지견을 얻었다. 즉, 필요한 SOI층의 두께에 따라 박리용 이온주입층의 형성 깊이를 조정하기 위해서는, 이온주입의 에너지를 조정하지 않으면 안된다. 그리고, 박리를 일으키기 위한 임계 임피던스량은 종래 이온주입 깊이에 의하지 않고 일정하다고 생각되고 있었던 것이, 본 발명자의 검토에 의해, 이온주입 깊이가 작을 수록 적은 도즈량으로도 박리를 일으키는 것을 알았다. 즉 박리용 이온주입층의 형성 깊이가 작을 수록, 박리에 필요한 임계 도즈량은 작아지는 것이다. 다른 한편, 박리면의 조도도 박아넣는 이온의 도즈량에 관계되어, 도즈량이 적을 수 있으면 박리면의 조도도 작아진다. 따라서 박리용 이온주입층의 제 1 주표면으로부터의 형성 깊이가 작아지는 경우는, 이온주입의 도즈량을 작게 설정한다. 도즈량이 작아지면, 박리면의 면조도도 작아져, 얇은 SOI층을 형성하는 경우에, 이 SOI층의 막두께 균일성을 향상시킬 수 있다.
또한, 평탄화 공정은 결합 실리콘 단결정 박막의 박리면측을 연마하는 연마공정을 포함하는 것으로 하는 경우에, SOI층의 막두께 균일성을 향상시킬 수 있다. 구체적으로는, 박리에 의해 얻어지는 결합 실리콘 단결정 박막의 박리면의 면조도가 작을 수록, 연마공정에서의 결합 실리콘 단결정 박막의 박리면의 연마부분을 작게 설정할 수 있다. 즉, 박리면의 면조도가 작아지면, 연마공정에서의 결합 실리콘 단결정 박막의 박리면의 연마부분을 축소할 수 있고, 이 연마부분의 웨이퍼면내 불균일성의 영향을 효과적으로 경감할 수 있다.
예를 들면, 본드웨이퍼에 형성하는 절연막의 두께를 일정하게 하면, 얻어질 SOI층의 두께가 작아질 경우, 이온주입의 도즈량도 이 두께에 따라 작게 설정하고, 또한, 연마공정에 있어서의 결합 실리콘 단결정 박막의 박리면의 연마부분을 작게 설정한다. 즉, 결합 실리콘 단결정 박막 나아가서는 최종적인 SOI층이 얇아지면, 박리용 이온주입층의 형성위치가 얕아지므로 이온주입의 도즈량이 감소하여, 박리면 평탄화시의 연마부분을 작게 할 수 있으므로 연마부분 불균일의 영향이 대폭 경감된다. 그 결과, SOI층 두께가 작은데도 불구하고, 웨이퍼내의 막두께 균일성 및 웨이퍼간의 막두께 균일성의 쌍방을 충분히 작은 레벨로 경감하는 것이 가능하게 된다.
이하에 본 발명을 실시하기 위한 최량의 형태에 대해 기술한다.
도 1은 본 발명에 관계되는 SOI 웨이퍼의 제조방법의 기본적인 실시형태를 설명하는 것이다. 우선, 공정 (a)에 도시하는 바와 같이, 예를 들면 실리콘 단결정으로 이루어지는 제 1 기판인 베이스 웨이퍼(7)와, 공정 (b)에 도시하는 제 2 실리콘 단결정 기판인 본드웨이퍼(1)를 준비한다. 공정 (c)에 도시하는 바와 같이 본드웨이퍼(2)의 적어도 제 1 주표면(J)측에 절연막으로서 실리콘 산화막(2)을 형성하고 있다. 이 실리콘 산화막(2)의 형성은 예를 들면, 웨트 산화나 드라이 산화 등의 열산화에 의해 형성할 수 있지만, CVD(Chemical Vapor Deposition) 등의 방법을 채용하는 것도 가능하다. 실리콘 산화막의 막두께(tx)는, 예를 들면 MOS-FET 등의 절연층으로서 사용되는 것을 고려하여, 50nm 이상 2㎛ 이하 정도의 값으로 한다. 베이스 웨이퍼(7)로서는 석영기판이나 사파이어 기판 등의 절연성 기판이나, GaAs, InP, SiC 등의 화합물 반도체 기판을 사용할 수도 있는데, 대구경화나 코스트면을 고려하면, 본 실시예와 같이 실리콘 단결정 기판을 사용하는 것이 바람직하다. 또, 실리콘 산화막(2) 대신에, 실리콘 질화막이나 실리콘 산화질화막 등을 절연막으로서 형성할 수도 있다.
다음에 공정 (d)에 도시하는 바와 같이 본드웨이퍼(1)의 제 1 주표면(J)측, 본 실시예에서는 실리콘 산화막(2)의 표면을 이온주입면으로서, 예를 들면 수소 이온빔을 조사함으로써 이온을 박아 넣고, 박리용 이온주입층(4)을 형성한다. 박리용 이온주입층(4)을 형성하기 위한 이온은 수소 이온 및 희가스(He, Ne, Ar, Kr, Xe) 이온으로 이루어지는 이온 군으로부터 선택되는 적어도 1종류로 할 수 있다. 본 실시예에서는 수소 이온을 사용하지만, 수소 이온 대신에, 헬륨 이온, 네온 이온 또는 아르곤 이온 등의 희가스 이온을 박아넣음으로써 박리용 이온주입층(4)을 형성해도 좋다.
박리용 이온주입층(4)을 형성한 본드웨이퍼(1)와 베이스 웨이퍼(7)는, 세정액으로 세정되고, 또한, 공정 (e)에 도시하는 바와 같이 양 웨이퍼(1, 7)를 실리콘 산화막(2)의 형성측(즉 제 1 주표면(J, K)측)에 접합한다. 그리고 공정 (f)에 도시하는 바와 같이 그 적층체를 400∼600℃의 저온에서 열처리함으로써 본드웨이퍼(1)는 상기한 박리용 이온주입층(4)의 대체로 농도 피크 위치에서 박리되고, 베이스 웨이퍼(7)측에 잔류한 부분이 결합 실리콘 단결정 박막(15)이 된다(박리공정). 또한, 박리용 이온주입층(4)을 형성할 때의 이온주입량을 높이거나, 또는 포개는 면에 대해 미리 플라즈마 처리를 행하여 표면을 활성화하거나 함으로써, 박리 열처리를 생략할 수 있는 경우도 있다. 또, 박리후의 잔여 본드웨이퍼 부분(3)은 박리면을 재연마후, 다시 본드웨이퍼 또는 베이스 웨이퍼로서 재이용이 가능하다.
최종적인 SOI 웨이퍼를 얻기 위해서는, 상기 박리공정후, 베이스 웨이퍼(7)와 SOI층(결합 실리콘 단결정 박막(15))을 실리콘 산화막(2)을 사이에 두고 견고하게 결합하는 결합 열처리가 필요하다. 이 결합 열처리는 아르곤 가스 등의 불활성가스나 수소 가스 또는 이것들의 혼합가스중에서, 통상 1000℃ 이상 1250℃ 이하의 고온에서 행해진다. 또한, 이 결합 열처리에 앞서, 이것보다도 저온에서, SOI층의 표면을 보호하기 위한 산화열처리(700℃ 이상 1000℃ 이하)를 행할 수도 있다.
또, 박리후의 결합 실리콘 단결정 박막(15)의 박리면을, 또는 이것을 연마에 의해 평탄화한 연마표면을 더욱 평탄화하는 평탄화 열처리를 행할 수 있다. 이 평탄화 열처리는 아르곤 가스 등의 불활성가스나 수소 가스 또는 이것들의 혼합가스중에서 1100∼1380℃에서 행할 수 있다. 구체적으로는, 일반적인 뱃치식의 수직로나 수평로와 같은 히터 가열식의 열처리로를 사용하여 행할 수 있는 외에, 램프 가열 등에 의해 열처리를 수 초부터 수 분정도에 완결하는 낱장식 RTA 장치를 사용하여 행할 수도 있다. 이 평탄화 열처리를 전술의 결합열처리와 겸하여 행할 수도 있다.
도 1의 공정 (d)에서, 박리용 이온주입층(4)은 웨이퍼의 깊이 방향의 수소농도 프로필을 측정했을 때, 예를 들면 50nm 이상 300nm 이하의 깊이(d1: 단, 표면에 실리콘 산화막(2)이 형성되는 경우는, 그 실리콘 산화막(2)을 제외한 깊이로 나타냄)에 수소농도의 피크위치가 생기도록 형성한다. 이 깊이(d1)은 결합 실리콘 단결정 박막(15)의 두께에 대응하는 것이다. 제 1 깊이(d1)가 50nm 미만에서는, 충분한 두께의 결합 실리콘 단결정 박막(15)이 얻어지지 않고, 300nm를 초과하면, 50nm 이하의 SOI층을 얻고 싶은 경우에, 후술하는 연마부분이 너무 커져, 막두께 분포를 양호하게 확보할 수 없게 된다.
상기 박리용 이온주입층(4)을 형성할 때에, 이 박리용 이온주입층(4)의 이온주입 표면으로부터의 형성 깊이(d1+tx)를, 이온주입의 에너지(가속전압)에 의해 조정한다. 구체적으로는, 이 박리용 이온주입층(4)의 형성 깊이(d1+tx)가 커질 수록, 이온주입의 에너지를 크게 설정한다. 실리콘 산화막의 두께(tx)가 예를 들면 20nm∼200nm로 설정되어, 결합 실리콘 단결정 박막(15)의 두께에 대응하는 박리용 이온주입층(4)의 형성 깊이(d1)가 전술의 50nm 이상 300nm 이하로 설정될 경우, d1+tx는 70nm 이상 500nm 이하이다. 수소 이온을 사용한 이온주입에 의해, 이 깊이로 박리용 이온주입층(4)을 형성하기 위해서는, 이온주입의 에너지를 3keV∼50keV 정도로 조정하는 것이 좋다.
그리고, 박리용 이온주입층(4)의 이온주입 표면으로부터의 형성 깊이(d1+tx)가 작아질 수록, 박리용 이온주입층(4)에서 박리를 일으킬 수 있기 위한 이온주입의 임계 도즈량이 작아진다. 따라서, 박리용 이온주입층(4)의 형성 깊이(d1+tx)가 작아질 수록, 이온의 도즈량은 작게 설정된다. d1+tx가 70nm 이상500nm 이하일 경우, 박리용 이온주입층(4)을 형성하기 위한 이온의 도즈량은 3×1016개/cm2 이상 5×1016개/cm2 이하로 설정하는 것이 좋다.
도 2A∼도 2C에 도시하는 바와 같이, 박리후의 결합 실리콘 단결정 박막(15)의 표면(박리면)은 이온주입에 수반되는 데미지층(8)의 형성에 의해 황폐해지게 된다. 그래서, 이 데미지층(8)을 연마(터치폴리싱)에 의해 제거하고, 결합 실리콘 단결정 박막(15)의 표면을 평탄화하여, 최종적인 SOI층(5)으로 해서 SOI 웨이퍼(50)가 얻어진다. 이 평탄화를 위한 연마부분은 데미지층(8)에 의한 표면 조도가 클 수록 크게 설정할 필요가 있다. 그러나, 연마부분이 커지면, 이 연마부분의 면내 방향 불균일의 영향이 최종적인 SOI층(5)의 막두께 분포에 크게 미치게 되어, 소기의 막두께 분포의 SOI층(5)을 얻는 것이 곤란하게 된다. 따라서, 평탄화 처리에서의 연마부분은 되도록이면 작은 것이 바람직하하고, 그것을 위해서는 박리면의 면조도를 작게 하는 것이 유효하게 된다. 이것은, 평탄화 공정을 연마만으로 행하는 경우뿐만 아니라, 열처리에 의한 평탄화후에 연마를 행할 경우, 또는 연마에 의한 평탄화후에 열처리를 가하는 경우에 대해서도 완전히 동일한 것이라 할 수 있다.
이미 설명한 대로, 박리용 이온주입층(4)의 형성 깊이가 작을 수록, 박리에 필요한 임계 도즈량은 작아진다. 박리용 이온주입층(4)의 형성 깊이(도 2A, 도 2B, 도 2C: d1+tx)가 작아지는 경우에는, 이온주입의 도즈량도 작게 설정된다. 실리콘 산화막(2)의 막두께(tx)가 일정한 경우, 박리용 이온주입층(4)의 형성 깊이(d1+tx)는 얻어질 SOI층의 두께(도 2A, 도 2B, 도 2C: t1, t2, t3)가 작아질 수록 얕아지고, 이온주입의 도즈량도 이 두께(도 2A, 도 2B, 도 2C: t1, t2, t3, 또는 깊이 d1+tx)에 따라 작게 설정된다. 따라서, 도즈량을 억제하여 얻어지는 얇은 결합 실리콘 단결정 박막(15)의 박리면은 조도(Rms)가 감소하고, 평탄화 공정에서의 연마부분(tp)을 작게 설정할 수 있다. 그 결과, SOI층(5)이 얇아질 수록 연마부분(tp)이 작아도 되게 되어, 연마부분 불균일의 영향이 미치기 어렵게 되어서, SOI층(5)의 웨이퍼내의 막두께 균일성 및 웨이퍼간의 막두께 균일성 쌍방을 충분히 작은 레벨로 경감하는 것이 가능하게 된다. 예를 들면, SOI층(5)의 평균두께가 10∼50nm 정도로 설정되는 경우에도, SOI층(5)의 막두께 균일성을, 동일 웨이퍼내의 막두께의 표준편차값에서 예를 들면 1.5nm 이하로 확보할 수 있다. 또, 도 5에 도시하는 바와 같이 동일 사양의 웨이퍼간의 막두께(t(=tl,t2,t3))의 표준편차값(σ2)에서 3nm 이하로 확보할 수 있다. 특히, SOI층(5)이 20nm 정도 또는 그 이하에 초박막화 되는 경우에도, 웨이퍼내 및 웨이퍼간의 막두께 불균일을, 충분히 실용할 수 있는 범위에까지 경감하는 것이 가능하게 된다. 또, 최종 막두께에 따라서는, 연마를 생략하고, 열처리에 의한 평탄화만으로도, 종래와 비교하여 매우 우수한 표면상태를 얻을 수 있으므로 막두께 편차를 한층더 경감하는 것이 가능하게 된다.
도 6은 수소 이온주입에 의해 박리용 이온주입층을 형성하는 경우의, 박리에 필요한 임계 도즈량을 수소 이온주입의 에너지(가속전압)를 여러가지 변경하면서 측정한 것이다. 에너지가 작아질 수록, 임계 도즈량이 분명하게 감소하고 있는 것을 알 수 있다. 또, 임계 도즈량은 에너지가 감소하면 대략 직선적으로 감소하고 있다(도면중에, 직선회귀에 의해 얻어진, 임계 도즈량과 에너지와의 관계를 도시하는 실험식을 도시하고 있음). 또, 도 7은 본드웨이퍼(1)측에 실리콘 산화막(2)을 30nm 형성했을 때와, 145nm 형성한 경우의 각각에 대해서, 수소 이온주입의 에너지(가속전압)와, 결합 실리콘 단결정 박막(15)의 박리두께(즉, 박리용 이온주입층(4)의 형성 깊이(d1))와의 관계를 도시하는 것이다. 모두 고에너지로 될 수록 결합 실리콘 단결정 박막(15)의 두께가 커지고 있는 것을 알 수 있다. 또, 실리콘 산화막(2)의 두께를 얇게 함으로써, 동일한 박리두께가 보다 낮은 에너지로 얻어지는 것도 알 수 있다.
또, 도 1의 공정에 따라, 이하의 실험을 행했다. 즉, 여러 이온주입 에너지와 도즈량을 설정하여 박리용 이온주입층(4)을 형성함으로써, 박리후의 실리콘 단결정층 두께(도 1의 d1)를, 타겟으로 하는 SOI층(5)의 두께에 따라 여러가지 변경하고, 또한, 박리면의 조도(Rms)에 따라 연마부분을 조정하여 기계적 화학적 연마에 의해 평탄화 연마를 행함으로써 SOI 웨이퍼를 제조했다. 이온주입의 도즈량은 설정한 이온주입의 에너지에 따라, 도 6중의 실험식(y=4×1014x+3×1016)에 따라 결정했다. 또, 박리면의 조도(Rms)는 이하의 방법에 의해 산출된 자승평균 평방근 조도이다. 즉, 원자간력 현미경에 의해 SOI층 주표면의 3차원 형상 프로필을 측정하고, 측정 면적을 10㎛×10㎛(높이 방향을 z로 하는 x-y-z직교 좌표계를 설정했을 때에, x-y평면에의 투영면적으로 나타냄)으로 하고, 측정점마다의 높이 방향 좌표측정값을 Z, 그 평균값을 Zm, 모든 측정점에 대한 (Z-Zm)2의 합을 Σ(Z-Zm)2로 하여, 이것을 측정점수 N으로 나눈 값의 평방근을 Rms:
Rms={(1/N)×Σ(Z-Zm)2}1/2
로 하여 산출한다. 또, SOI층(5)의 면내 두께 분포를 반사분광법에 의해 측정하고, 평균 막두께와 균일성 지수(표준편차를 σ로 했을 때의, 3σ의 값)를 구했다. 이상의 결과를 표 1에 나타낸다.
SOI층(5)을 박막화하기 위해서 이온주입의 에너지를 작게 하면, 필요한 도즈량도 감소하고 있다. 그 결과, 박리면의 조도(Rms)도 작아져, 평탄화 연마도 연마부분을 작게 설정할 수 있는 것을 알 수 있다. 그리고 연마부분을 작게 설정하여 얻어지는 SOI층은 막두께 균일성도 양호하다. 특히, 막두께 균일성의 레벨을 1.5nm 이하에 머물게 하고 싶을 때, 박리면의 조도(Rms)는 4.5nm 이하로 되어 있는 것이 바람직하다.
이상, 본 발명의 실시형태를 설명했는데, 본 발명은 이것에 한정되는 것은 아니고, 청구범위의 기재에 기초하는 기술적 범위를 일탈하지 않는 한, 여러가지의 변형 또는 개량을 부가할 수 있다. 예를 들면, 도 3의 공정 (a) 및 (b)에 도시하는 바와 같이, 베이스 웨이퍼(7)의 측에만 실리콘 산화막(2)을 형성하도록 해도 좋다. 이 구성에서는, 박리용 이온주입층(4)을 형성하는 본드웨이퍼(1)의 측에 실리콘 산화막(2)이 형성되지 않으므로, 도 1의 공정과 비교하여, 실리콘 산화막(2)의 두께(tx)의 분량만큼 박리용 이온주입층(4)의 형성 깊이, 나아가서는 이온주입의 에너지를 감소시킬 수 있다. 그 결과, 동일한 두께의 결합 실리콘 단결정 박막(15) 나아가서는 SOI층(5)을 얻는데, 그 도즈량을 낮게 설정할 수 있고, 박리면의 조도 저감 나아가서는 평탄화의 연마부분 삭감에 의해, 얻어지는 SOI층(5)의 막두께 균일성의 레벨을 더욱 높일 수 있다.
이 경우, 박리용 이온주입층(4)을 형성할 때에, 실리콘 산화막(2)이 생략되어 있으므로, 이온주입 깊이는 제 1 주표면(J')으로부터의 형성 깊이(d1')와 동일하게 설정하면 된다. d1'이 전술의 50nm 이상 300nm 이하로 설정되는 경우, 수소 이온을 사용한 이온주입에 의해, 이 깊이로 박리용 이온주입층(4)을 형성하기 위해서는, 이온주입의 에너지를 1keV∼25keV 정도로 조정하는 것이 좋다. 또, 박리용 이온주입층(4)을 형성하기 위한 이온의 도즈량은 3×1016개/cm2 이상 4×1016 개/cm2 이하로 설정하는 것이 좋다.
또, 도 4의 공정 (a) 및 (b)에 도시하는 바와 같이 베이스 웨이퍼(7)와 본드웨이퍼(1)와의 쌍방의 접합면에 실리콘 산화막(2a, 2b)을 형성할 수도 있다. 이 경우도, 베이스 웨이퍼(7)측에 실리콘 산화막의 두께의 일부를 나눌 수 있으므로, 본드웨이퍼(1)측의 실리콘 산화막(2a)의 두께를 줄일 수 있어, 도 3의 경우정도는 아니지만, 동일한 두께의 결합 실리콘 단결정 박막(15) 나아가서는 SOI층(5)을 얻는데도, 이온주입의 도즈량을 낮게 설정할 수 있고, 얻어지는 SOI층(5)의 막두께 균일성의 레벨을 더욱 높일 수 있다.
또, 실제의 SOI 웨이퍼의 제조공정(양산 공정)에서 본 발명은 제조할 SOI 웨이퍼의 SOI층의 막두께나 매립 산화막의 막두께의 규격에 따라, 주입깊이가 상이한 이온주입을 행하는 경우에 적합하게 적용할 수 있다. 예를 들면, 산화막의 막두께가 일정하고, SOI층의 막두께 규격이 상이한 복수종류의 SOI 웨이퍼를 제조할 필요가 있는 경우, 막두께 규격이 작을 수록 이온주입 깊이도 작아져, 이온주입의 에너지 및 도즈량을 작게 설정한 조건으로 SOI 웨이퍼를 제조한다. 이것에 의해, SOI층의 막두께가 얇은 규격품에서도, 막두께가 두꺼운 규격품과 비교하여, 상대적인 막두께 균일성을 악화시키지 않고, 우수한 막두께 균일성을 갖는 SOI 웨이퍼를 제조할 수 있다.

Claims (5)

  1. 제 1 기판과 실리콘 단결정으로 이루어지는 제 2 기판의 적어도 어느 하나의 제 1 주표면에 절연막을 형성하는 절연막 형성공정과,
    상기 제 2 기판의 제 1 주표면측의 이온주입 표면으로부터 이온을 박아넣음으로써 박리용 이온주입층을 형성하는 박리용 이온주입층 형성공정과,
    상기 박리용 이온주입층이 형성된 상기 제 2 기판과, 상기 제 1 기판과의 상기 제 1 주표면끼리를, 상기 절연막을 사이에 두고 접합하는 접합 공정과,
    이 접합 공정후, SOI층이 될 결합 실리콘 단결정 박막을 상기 제 2 기판보다 상기 박리용 이온주입층에서 박리하는 박리공정과,
    상기 결합 실리콘 단결정 박막의 박리면측을 평탄화 하여 상기 SOI층으로 하는 평탄화 공정을 포함하고,
    얻어질 SOI층의 두께에 따라 상기 결합 실리콘 단결정 박막의 두께를 조정하기 위해서, 상기 박리용 이온주입층 형성공정에서의 상기 박리용 이온주입층의 상기 이온주입 표면으로부터의 형성 깊이를, 이온주입의 에너지의 크기에 따라 조정하는 동시에, 상기 박리용 이온주입층의 상기 이온주입 표면으로부터의 형성 깊이가 작아질 수록, 상기 이온 주입의 도즈량을 작게 설정하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  2. 제 1 항에 있어서, 상기 평탄화 공정은 상기 결합 실리콘 단결정 박막의 박리면측을 연마하는 연마공정을 포함하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  3. 제 2 항에 있어서, 상기 결합 실리콘 단결정 박막의 박리면의 면 조도가 작을 수록, 상기 연마공정에서의 상기 결합 실리콘 단결정 박막의 상기 박리면의 연마부분을 작게 설정하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  4. 제 3 항에 있어서, 상기 얻어질 SOI층의 두께가 작아질 수록 상기 이온주입의 도즈량을 작게 설정하고, 또한, 상기 연마공정에서의 상기 결합 실리콘 단결정 박막의 상기 박리면의 연마부분을 작게 설정하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 절연막을 실리콘 산화막으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
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