JP5314838B2 - 剥離ウェーハを再利用する方法 - Google Patents

剥離ウェーハを再利用する方法 Download PDF

Info

Publication number
JP5314838B2
JP5314838B2 JP2006193606A JP2006193606A JP5314838B2 JP 5314838 B2 JP5314838 B2 JP 5314838B2 JP 2006193606 A JP2006193606 A JP 2006193606A JP 2006193606 A JP2006193606 A JP 2006193606A JP 5314838 B2 JP5314838 B2 JP 5314838B2
Authority
JP
Japan
Prior art keywords
wafer
peeled
soi
bond
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006193606A
Other languages
English (en)
Other versions
JP2008021892A (ja
Inventor
明彦 田村
好 大木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2006193606A priority Critical patent/JP5314838B2/ja
Priority to KR1020097000759A priority patent/KR101364008B1/ko
Priority to US12/308,990 priority patent/US20090209085A1/en
Priority to CN2007800267913A priority patent/CN101490806B/zh
Priority to PCT/JP2007/061623 priority patent/WO2008007508A1/ja
Priority to EP07744943.7A priority patent/EP2048697B1/en
Publication of JP2008021892A publication Critical patent/JP2008021892A/ja
Application granted granted Critical
Publication of JP5314838B2 publication Critical patent/JP5314838B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02032Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3223Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)

Description

本発明は、イオン注入したウェーハを結合後に剥離してSOI(Silicon On Insulator)ウェーハを製造する、いわゆるイオン注入剥離法(スマートカット(登録商標)法とも呼ばれている)において、副生される剥離ウェーハを再利用する方法に関する。
SOIウェーハを製造するにはいくつかの方法があるが、貼り合わせ法を用いたSOIウェーハの製造方法は、2枚のシリコン単結晶ウェーハを酸化膜を介して貼り合わせることを特徴としている。しかし、2枚から1枚のSOIウェーハを製造するため、そのコストは非常に高くなる。
これを改善したのがイオン注入剥離法によるSOIウェーハの製造方法である。図2はイオン注入剥離法によるSOIウェーハの製造工程のフローであり、以下、図2を参照しながらイオン注入剥離法について説明する。
ボンドウェーハ1とベースウェーハ4の2枚のシリコンウェーハを用意し(工程(a))、少なくとも一方のシリコンウェーハ(この場合ボンドウェーハ1)に酸化膜2を形成した(工程(b))後に、一方のシリコンウェーハの上面から水素イオンまたは希ガスイオンを注入し、該ウェーハ内部に微小気泡層(イオン注入層3)を形成させ(工程(c))、該イオンを注入した方の面を酸化膜2を介して他方のシリコンウェーハ(この場合ベースウェーハ4)と密着させ(工程(d))、その後熱処理を加えてイオン注入層を劈開面6として一方のウェーハを薄膜状に剥離し(工程(e))、さらに熱処理を加えて強固に結合して(不図示)、SOIウェーハ8を製造する技術である(特許文献1参照)。
この方法では、劈開面(剥離面)6は良好な鏡面であり、SOI層の膜厚の均一性も高いSOIウェーハが比較的容易に得られている。
このようなイオン注入剥離法でSOIウェーハ8を作製すると、必然的に1枚のシリコンの剥離ウェーハ7が副生されることになる。この副生した剥離ウェーハを再利用することによって、実質上1枚のシリコンウェーハから1枚のSOIウェーハを得ることができるので、コストを大幅に下げることができる。
この際、副生した剥離ウェーハ7はそのままでは再利用できないため、剥離面6の再生処理を行う必要がある。
そこで、特許文献2では、ボンドウェーハとしてエピタキシャルウェーハ、チョクラルスキー法(Czochralski method、CZ法)によって作製されたシリコンウェーハ(以下、CZウェーハ)、フローティングゾーン法(Floating Zone method、FZ法)によって作製されたシリコンウェーハ(以下、FZウェーハ)を用いた場合に、それぞれで副生された剥離ウェーハの剥離面に研磨等を施す再処理をし、剥離ウェーハを再利用する方法が開示されている。
特に、剥離ウェーハの再処理として、研磨による取り代を少なくし、表面粗さを完全に回復するため、周辺段差を除去する研磨後、取り代が多い仕上げ研磨をせず、その代わりに、水素を含む還元性雰囲気下で剥離ウェーハに熱処理を加えることによって、剥離ウェーハに形成されているダメージ層と、剥離面の表面粗さを改善するという方法がとられている。
しかしながら、FZウェーハは直径200mm以上の大直径の製造が困難であり、今後の最先端デバイスには適用しにくい。また、エピタキシャルウェーハを使用した場合、再処理工程で、研磨代をなるべく少なくしたとしても、エピタキシャル層がもともと薄いため、再生回数は通常のCZウェーハやFZウェーハを用いたときよりも減ってしまい、実質的には著しいコスト高になってしまうという問題があった。しかも、取り代を少なくする必要上研磨後にも面粗さが取りきれず、再生後のウェーハの使用において結合不良等の不良を多発させることがたびたび見られた。
さらに、CZウェーハを使用した場合、剥離ウェーハに再処理を施したウェーハをボンドウェーハとして用いて作製したSOIウェーハのSOI層の品質が低下する傾向が見られ、欠陥が多発することがあった。また、剥離ウェーハの再生回数が増加するにつれ、貼り合わせ不良のSOIウェーハも増加したため、SOIウェーハの歩留まりが悪化する問題もあった。
特開平5−211128号公報 特開平11−307413号公報
本発明はこのような問題点を鑑みなされたもので、200mm以上の大直径のCZウェーハをボンドウェーハとして用い、イオン注入剥離法によりSOIウェーハを作製する際に副生される剥離ウェーハを、繰り返しボンドウェーハとして再利用しても、貼り合わせ不良やSOI層の品質低下を誘発することなく、剥離ウェーハの再生回数を増やし、SOIウェーハ製造コストの低減を図れる、剥離ウェーハを再利用する方法を提供することを目的とする。
上記目的を達成するため、本発明によれば、CZウェーハ表面に熱酸化膜を形成し、該熱酸化膜を通してイオン注入を行ってイオン注入層を形成した前記CZウェーハをボンドウェーハとし、該ボンドウェーハとベースウェーハとを前記熱酸化膜を介して貼り合わせて熱処理を加えることにより、前記イオン注入層にてSOIウェーハと剥離ウェーハとに分離するという製造工程において、副生された前記剥離ウェーハに少なくとも研磨を施す再処理を加え、該剥離ウェーハをボンドウェーハとして再びSOIウェーハ製造工程で再利用する方法において、少なくとも、
前記用いるCZウェーハを、全面がN領域からなる低欠陥ウェーハとし、
前記再処理においては、前記SOIウェーハ製造工程においてボンドウェーハに施される前記熱酸化膜形成時の温度より高温で前記剥離ウェーハに急速加熱・急速冷却熱処理を施すことを特徴とする剥離ウェーハを再利用する方法が提供される。
このように、SOIウェーハ製造工程で用いるボンドウェーハとして、CZウェーハで全面がN領域からなる低欠陥ウェーハを用いることにより、近年における200mm以上というシリコンウェーハの大口径化に対応でき、また例えば10ppma以下といった極端に低酸素濃度のCZウェーハを使用することなく、低欠陥で高品質のSOI層を有するSOIウェーハを製造することができる。
さらに、全面がN領域からなる低欠陥CZウェーハを使用すれば、研磨代を気にせず剥離面を研磨できる。従って、エピタキシャルウェーハを使用したときより、剥離ウェーハ表面を高平坦化でき、剥離ウェーハから再生されたボンドウェーハによるSOIウェーハの貼り合わせ不良を改善できる。また、剥離ウェーハからボンドウェーハへの再生回数が増大するので、実質的にSOIウェーハ製造コストの低減が図れる。
また、剥離ウェーハの再処理は、前記SOIウェーハ製造工程においてボンドウェーハに施される熱酸化膜形成時の温度より高温で剥離ウェーハに急速加熱・急速冷却熱処理(RTA(Rapid Thermal Annealing)処理)を施すことにより、SOIウェーハ製造工程や再処理工程で何度か行われた熱処理によって形成された剥離ウェーハ内部の酸素析出核およびこれが成長した酸素析出物を溶解して消滅させることができ、剥離ウェーハ内部の酸素析出核、酸素析出物を、それらが形成される前の状態に初期化できるので、再生処理後のSOIウェーハ製造工程で、剥離ウェーハから再生されたボンドウェーハに必要以上の酸素析出物が発生することを抑制できる。
そして、剥離ウェーハから再生処理されたボンドウェーハは、RTA処理によって初期化されているため、始めに用意したボンドウェーハと同様の品質を有し、これを用いて形成されるSOI層の品質低下を防ぐことができるとともに、SOIウェーハの貼り合わせ不良も改善できる。
従って、剥離ウェーハに何度も再生処理を施しても、ボンドウェーハは初期化されているため、SOIウェーハの貼り合わせ品質が良好のまま、CZウェーハの厚さの限界まで再生回数を増やすことができ、SOIウェーハ製造のコストを低減できる。
前記急速加熱・急速冷却熱処理を、前記剥離ウェーハの表面を再生研磨する工程の前に行うことが好ましく、また、前記急速加熱・急速冷却熱処理を、前記剥離ウェーハの表面を再生研磨する工程の後に行うこともできる。
RTA処理は、SOIウェーハ製造工程や再処理工程で何度か行われた熱処理によって剥離ウェーハに形成された酸素析出核等を消滅させるために行うので、RTA処理を剥離ウェーハ表面の再生研磨工程の前でも後でもいずれで施してもよい。但し、好ましくは、再生研磨工程前に、剥離ウェーハにRTA処理を施すことによって、剥離ウェーハの表面を再生研磨する際、RTA処理によって剥離ウェーハの表面が汚染されたとしても、取り除くことができるし、変化してしまった剥離ウェーハの表面粗さを調節することができる。従って、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができる。
この場合、前記急速加熱・急速冷却熱処理の温度を1100℃〜1300℃とすることが好ましい。
ボンドウェーハに熱酸化膜を形成する際、温度が約1000℃前後で酸化膜を形成するので、RTA処理温度は1100℃以上が好ましく、RTA処理温度を1100℃以上とすることで、SOI製造工程でボンドウェーハ(剥離ウェーハ)の内部で発生した酸素析出核および酸素析出物を消去できる。従って、再生処理後のSOIウェーハ製造工程で、剥離ウェーハから再生されたボンドウェーハの内部に酸素析出物が発生することを抑制でき、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができ、再生回数が増える。
さらに、前記再生研磨において、前記剥離ウェーハ表面の研磨代を2μm以上とすることができる。
剥離ウェーハの剥離面がイオン注入によってダメージを受けていても、本発明では、SOIウェーハを製造する際のボンドウェーハとして、全面がN領域からなる低欠陥CZウェーハを使用しているため、剥離面のダメージ層を必要に応じた厚さで再生研磨でき、特には、2μm以上といった剥離ウェーハ表面の研磨が可能となる。剥離ウェーハ表面の研磨代が2μm以上の場合、剥離面のダメージ層を確実に除去できる上、平坦化するに十分な研磨であるので、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができる。
本発明の剥離ウェーハを再利用する方法によれば、イオン注入剥離法によるSOIウェーハの製造において、近年の200mm以上といったシリコンウェーハの大口径化に対応することができ、副生される大直径の剥離ウェーハを、繰り返しボンドウェーハとして再利用しても、剥離ウェーハはRTA処理によって酸素析出核等が初期化されるので、貼り合わせ不良やSOI層の品質低下を防止し、ボンドウェーハの再生回数を増やし、SOIウェーハ製造コストを低減できる。
本発明者は、剥離ウェーハに再処理を施したウェーハをボンドウェーハとして用いて作製したSOIウェーハのSOI層の品質が低下する傾向が見られ、欠陥が多発し、また、剥離ウェーハの再生回数が増加するにつれ、貼り合わせ不良のSOIウェーハが増加するという問題について調査を行った。
その結果、前述のイオン注入剥離法でSOIウェーハを作製する際の2枚のシリコン単結晶ウェーハのうち、SOI層を形成するウェーハ(ボンドウェーハ)としてCZウェーハを用い、剥離ウェーハを再びボンドウェーハとして再利用する場合、ボンドウェーハには、酸化膜形成のための高温酸化熱処理と、ウェーハ分離のための低温熱処理(剥離熱処理)が加えられるため、ボンドウェーハ内で酸素析出核の生成と成長が繰り返され、酸素析出物を増大させてしまうことを突き止めた。以下に図3を参照しながらこのメカニズムを説明する。
図3は従来法で剥離ウェーハを再処理する工程のフローを表した図である。SOIウェーハ8を図2のように作製した際(工程(e))、剥離ウェーハ7の内部に酸素析出核5が生成され、工程(f)で酸化膜除去と再生研磨等を行い、再び熱酸化膜を形成する(工程(g))と、SOIウェーハ製造工程で生成された酸素析出核5が酸素析出物9に成長するのである。
このように、酸素析出物9が増大したウェーハに対し、再び再生処理として研削・研磨等の様にウェーハの表面を除去する処理を行うと、表面近傍に酸素析出物が存在し、それが原因となり貼り合わせ不良やSOI層の品質劣化の問題が発生する。そして、酸素析出核5及び/又は酸素析出物9が生成、成長は、再生回数が多いほど顕著になり、さらにSOI層の品質が劣化し、その結果、剥離ウェーハの再生回数が1、2回に制限されてしまう。また、再生回数が少ないと、ボンドウェーハを大量に必要とするため、コスト高となる。
このような問題を回避し、剥離ウェーハを繰り返しボンドウェーハとして使用するためには、ボンドウェーハとして、格子間酸素がほとんど含まれていないFZウェーハを使用するか、エピタキシャルウェーハを使用するか、又は、MCZ法により格子間酸素濃度が例えば10ppma以下の極低酸素のCZウェーハを作製して使用する方法により、酸素析出物の形成を抑制することが考えられた。
しかしながら、前記のようにFZウェーハは直径200mm以上の大直径の製造が困難であり、さらに、10ppma以下の格子間酸素濃度のCZウェーハを用いた場合、剥離ウェーハの再生回数を多少は増やすことができるかもしれないが、酸素起因の欠陥が発生するという潜在的な問題は解決できない上、現状では10ppma以下の極端に低い格子間酸素濃度のCZウェーハを安定して量産化することも困難である。さらに、CZウェーハに特有の空洞型欠陥(COPと呼ぶこともある)の存在がSOI層の品質を低下させるという問題もあった。
そこで本発明者は、ボンドウェーハとして全面がN領域からなる低欠陥CZウェーハを使用することで、近年のウェーハの大口径化に対応すると共に、研磨代を気にすることなく剥離面の平坦化を図り、また剥離ウェーハの再処理工程において、SOIウェーハ製造工程で熱酸化膜を形成する温度よりも高温で剥離ウェーハにRTA処理を施すことによって、剥離ウェーハ内部の酸素析出核及び酸素析出物を消去し、ボンドウェーハを初期化することを想到し、本発明を完成させた。
以下、図1を参照しつつ、本発明の実施形態について具体的に説明するが、本発明はこれらに限定されるものではない。
図1は、本発明の剥離ウェーハを再利用する方法のフローを示す図である。図1に示すように、ボンドウェーハとして、通常の酸素濃度(例えば10〜25ppma程度)で、少なくとも一方の表面が鏡面研磨されたCZウェーハ11を用意し(工程(A))、その表面に900〜1200℃程度の温度で熱酸化膜12を形成する(工程(B))。
この際、準備するボンドウェーハとしてCZウェーハの中でも、全面がN領域からなる低欠陥ウェーハを用いる。全面がN領域からなる低欠陥ウェーハは、通常のCZウェーハに比べて空洞型欠陥が少なく結晶品質が高いのでSOI層に好適に用いることができるが、その単結晶インゴットを引き上げるための製造条件が厳しいためコストアップにつながる。
しかしながら、本発明のように、ボンドウェーハとして繰り返し使用することにより、高品質のSOI層を有するSOIウェーハの製造コストを効果的に低減することが可能となる。
また、全面がN領域からなる低欠陥CZウェーハをSOI製造工程でボンドウェーハとして使用すれば、格子間酸素がほとんど含まれていないが大口径化が困難であるFZウェーハを使用せず、近年の200mm以上というシリコンウェーハの大口径化に対応できる。
さらに、安定して量産化されていない10ppma以下の格子間酸素濃度のCZウェーハを使用することなく、通常のCZウェーハより高品質のSOI層を有するSOIウェーハを製造することができる。
そして、研磨代を気にせず剥離面を研磨できるので、エピタキシャルウェーハを使用したときより、剥離ウェーハ表面の高平坦化が図れ、剥離ウェーハから再生されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善できる。また、剥離ウェーハからボンドウェーハへの再生回数の増大が図れるので、SOIウェーハ製造のコストも実質的には低減することができる。
次に、鏡面研磨面上の熱酸化膜12を通して剥離用の水素イオンを注入し、イオン注入層13を形成する(工程(C))。工程(D)において、イオン注入層13が形成されたボンドウェーハをベースウェーハ14(ここではシリコン単結晶ウェーハ)と室温で貼り合わせた後、その貼り合わせウェーハに400〜600℃程度の低温熱処理(剥離熱処理)を行ない、イオン注入層13の剥離面16でSOIウェーハ18と剥離ウェーハ17に剥離する(工程(E))。この時、剥離ウェーハ17のバルク部には酸素析出核15(微小な酸素析出物)が形成されている。
この剥離ウェーハ17に対して例えばアルゴン雰囲気下でRTA処理を行う(工程(F))。
これによって、SOIウェーハ製造工程や2回目の再処理工程等で何度か行われた熱処理によって形成された剥離ウェーハ内部の酸素析出核を消滅させることができる。そして、剥離ウェーハ内部の酸素析出核、酸素析出物を初期化できるので、再生処理後のSOIウェーハ製造工程で、剥離ウェーハから再生されたボンドウェーハの内部に酸素析出物を抑制できる。
さらに、RTA処理された剥離ウェーハから再生処理されたボンドウェーハは、始めに用意したボンドウェーハのように内部が初期化されているため、これを用いてSOIウェーハの製造工程を行っても、作製されるSOIウェーハのSOI層の品質低下を防ぐことができるとともに、貼り合わせ不良も改善できる。
従って、剥離ウェーハに何度も再生処理を施しても、毎回ボンドウェーハは初期化されているため、SOIウェーハの貼り合わせ品質が良好のまま、CZウェーハの厚さの限界まで再生回数を増やすことができ、SOIウェーハ製造のコストを低減できる。
この場合、RTA処理の温度は、工程(B)の酸化温度よりも高温とし、特に1100℃〜1300℃とすることが好ましい。熱酸化膜形成温度より高温、特には1100℃以上とすることで、工程(B)や工程(E)の熱処理中やその降温過程で形成された酸素析出核15を消滅させることができ、剥離ウェーハ17の内部が初期化される。
また、シリコンの融点が約1400℃であるため、1300℃以上としてしまうと、RTA処理の際、剥離ウェーハにスリップ転位が発生したり、形状が変形し、ボンドウェーハの平坦性が失われ、結晶品質が悪くなるという問題が発生し得るので、RTA熱処理温度は1300℃以下が好ましい。
次に、酸素析出核15を消滅させた剥離ウェーハ17に対して、その表面を再生研磨する。例えば、表面の酸化膜をHF水溶液により除去した後、剥離面16を研磨することにより実施することができる(工程(G))。
この際、剥離ウェーハの内部には酸素析出核や酸素析出物がほとんど形成されていないので、剥離面の周辺部に形成されている段差を除去するために研磨代が2μm以上必要とされる場合であっても、研磨後に酸素析出物が表面に露出せず、貼り合わせ不良を誘起するという問題点が発生しない。従って、再生処理として、前記研磨処理の前に平面研削や化学エッチングを加えることも可能である。
また、剥離ウェーハがイオン注入によってダメージを受けていても、全面がN領域からなる低欠陥CZウェーハを使用しているので、必要に応じた厚さで再生研磨でき、2μm程度、あるいはそれを超える取り代の研磨が可能となる。このような再生研磨によって、剥離ウェーハのダメージ層を除去できる上、剥離ウェーハの表面を十分に平坦化できるので、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができる。尚、剥離ウェーハのダメージ層を除去できる程度に研磨代を少なく再生研磨すれば、剥離ウェーハの再生回数を増やすことができる。
こうして剥離ウェーハ17を再生処理したボンドウェーハ21に、再び熱酸化膜22を形成することによって、工程(B)と同様のボンドウェーハを得ることができる(工程(H))。
尚、上記で説明した図1のような本発明のフロー以外に考えられる本発明のフローとして図4(α)、(β)のようなフローが挙げられる。図1の工程(F)のRTA処理は、フロー(β)のように、再生研磨後に行うこともできるし、フロー(α)のように、酸化膜除去後の再生研磨前に行うこともできる。
RTA処理は、SOIウェーハ製造工程や再処理工程で何度か行われた熱処理によって剥離ウェーハに形成された酸素析出核等を消滅させるために行っているので、図4のフロー(β)のように、RTA処理を剥離ウェーハ表面の再生研磨工程後に施してもよい。但し、より好ましくは、図1のように、再生研磨工程前に、剥離ウェーハにRTA処理を施すことによって、剥離ウェーハの表面を再生研磨する際、RTA処理によって汚染や表面粗さの変化があったとしてもこれを取り除いたり調節することができる。
以下、本発明の実施例をあげてさらに具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例)
<SOIウェーハの製造1>
(A)全面N領域からなる直径300mmのCZウェーハ(酸素濃度16ppma)を40枚用意し、(B)そのうち10枚をボンドウェーハとして用いるために、1000℃のパイロジェニック酸化により、表面に熱酸化膜を400nm形成した。
(C)この酸化膜を通して水素イオンを注入する。このとき、水素イオン注入条件は、エネルギー70KeV、注入量6×1016/cmとし、ボンドウェーハ内部にイオン注入層を形成した。
(D)このボンドウェーハを残りのシリコン単結晶ウェーハの10枚と室温で貼り合わせた後、(E)500℃、30分の剥離熱処理を加えることにより、イオン注入層で剥離した。
剥離後の10枚のSOIウェーハのボイドやブリスター不良を観察したところ、これらの不良は10枚とも発生していないことがわかった。
<剥離ウェーハの再処理1>
(F)次に、剥離ウェーハに対し、RTA装置によりアルゴン100%雰囲気下、1150℃、60秒のRTA処理を行った後、(G)表面に形成されている酸化膜を除去し、剥離面を4μm研磨して新たなボンドウェーハ(2回目)を作製した。
<SOIウェーハの製造2>
そのボンドウェーハ(2回目)を用い、前回と同様の処理により、10枚のSOIウェーハと剥離ウェーハ(2回目)を作製した。
<剥離ウェーハの再処理2>
さらに、剥離ウェーハ(2回目)に対し、RTA装置によりアルゴン100%雰囲気下、1200℃、60秒のRTA処理を行った後、表面に形成されている酸化膜を除去し、剥離面を4μm研磨して新たなボンドウェーハ(3回目)を作製した。
<SOIウェーハの製造3>
そのボンドウェーハ(3回目)を用い、前回と同様の処理により、10枚のSOIウェーハと剥離ウェーハ(3回目)を作製した。
そして、2回目、3回目の剥離熱処理により作製された各10枚のSOIウェーハのボイドやブリスター不良を観察したところ、1回目と同様に、これらの不良は発生していないことがわかった。
(比較例)
剥離ウェーハ内部に発生した酸素析出核もしくは酸素析出物を消去するためのアルゴン雰囲気下におけるRTA処理を剥離ウェーハに施さないこと以外は、実施例と同様のプロセスでSOIウェーハを製造した。
そして、1〜3回目の剥離熱処理により作製された各10枚のSOIウェーハについてボイドやブリスター不良を観察したところ、1回目に製造した10枚のSOIウェーハはボイドやブリスター不良が観察されなかったが、2回目は2枚、3回目は5枚のSOIウェーハにこれらの不良が観察された。
以上実施例・比較例より、本発明のようにSOIウェーハ製造のボンドウェーハとして全面がN領域からなる低欠陥CZウェーハを使用し、再処理工程において剥離ウェーハにRTA処理を施すことによって、剥離ウェーハを初期化できた結果、本発明によって製造されたSOIウェーハはボイドやブリスターといった不良の発生が抑制されていることがわかる。
従って、本発明の剥離ウェーハ再処理方法によれば、剥離ウェーハの再生回数を従来より増やすことができ、SOIウェーハの製造コストを実質的に低減できるとともに、得られるSOIウェーハの品質も向上できる。
尚、本明細書では、格子間酸素濃度の単位はJEIDA(社団法人日本電子工業振興会の略称。現在はJEITA(社団法人電子情報技術産業協会)に改称された。)の基準を用いている。
また、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
本発明の剥離ウェーハを再利用する方法のフローの一例を表す図である。 イオン注入剥離法によってSOIウェーハを製造する工程のフローを表す図である。 従来の剥離ウェーハを再利用する方法のフローを表す図である。 図1のフロー以外に考えられる本発明の実施工程のフローを表す図である。フロー(α)は、工程(G)の間に工程(F)のRTA処理を行った場合で、フロー(β)は工程(G)が終了した後に工程(F)のRTA処理を行った場合である。
符号の説明
1…ボンドウェーハ、 2,12,22…熱酸化膜、
3,13…イオン注入層、 4,14…ベースウェーハ、
5,15…酸素析出核、 6,16…剥離面(劈開面)、
7,17…剥離ウェーハ、 8,18…SOIウェーハ、
9…酸素析出物、 11…ボンドウェーハ(CZウェーハ)、
21…ボンドウェーハ(再処理後)。

Claims (4)

  1. CZウェーハ表面に熱酸化膜を形成し、該熱酸化膜を通してイオン注入を行ってイオン注入層を形成した前記CZウェーハをボンドウェーハとし、該ボンドウェーハとベースウェーハとを前記熱酸化膜を介して貼り合わせて熱処理を加えることにより、前記イオン注入層にてSOIウェーハと剥離ウェーハとに分離するという製造工程において、副生された前記剥離ウェーハに少なくとも剥離面の研磨を施す再処理を加え、該剥離ウェーハをボンドウェーハとして再びSOIウェーハ製造工程で再利用する方法において、少なくとも、
    前記用いるCZウェーハを、全面がN領域からなる低欠陥ウェーハとし、
    前記再処理においては、前記SOIウェーハ製造工程においてボンドウェーハに施される前記熱酸化膜形成時の温度より高温で前記剥離ウェーハに急速加熱・急速冷却熱処理を施し、
    前記研磨において、前記剥離ウェーハの剥離面の研磨代を2μmを超える取り代で研磨することを特徴とする剥離ウェーハを再利用する方法。
  2. 前記急速加熱・急速冷却熱処理を、前記剥離ウェーハの剥離面研磨する工程の前に行うことを特徴とする請求項1に記載の剥離ウェーハを再利用する方法。
  3. 前記急速加熱・急速冷却熱処理を、前記剥離ウェーハの剥離面研磨する工程の後に行うことを特徴とする請求項1に記載の剥離ウェーハを再利用する方法。
  4. 前記急速加熱・急速冷却熱処理の温度を1100℃〜1300℃とすることを特徴とする請求項1ないし請求項3のいずれか1項に記載の剥離ウェーハを再利用する方法。
JP2006193606A 2006-07-14 2006-07-14 剥離ウェーハを再利用する方法 Active JP5314838B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006193606A JP5314838B2 (ja) 2006-07-14 2006-07-14 剥離ウェーハを再利用する方法
KR1020097000759A KR101364008B1 (ko) 2006-07-14 2007-06-08 박리 웨이퍼를 재이용하는 방법
US12/308,990 US20090209085A1 (en) 2006-07-14 2007-06-08 Method for reusing delaminated wafer
CN2007800267913A CN101490806B (zh) 2006-07-14 2007-06-08 剥离晶片的再利用方法
PCT/JP2007/061623 WO2008007508A1 (fr) 2006-07-14 2007-06-08 Procédé de réutilisation de tranche retirée
EP07744943.7A EP2048697B1 (en) 2006-07-14 2007-06-08 Method for reusing delaminated wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006193606A JP5314838B2 (ja) 2006-07-14 2006-07-14 剥離ウェーハを再利用する方法

Publications (2)

Publication Number Publication Date
JP2008021892A JP2008021892A (ja) 2008-01-31
JP5314838B2 true JP5314838B2 (ja) 2013-10-16

Family

ID=38923074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006193606A Active JP5314838B2 (ja) 2006-07-14 2006-07-14 剥離ウェーハを再利用する方法

Country Status (6)

Country Link
US (1) US20090209085A1 (ja)
EP (1) EP2048697B1 (ja)
JP (1) JP5314838B2 (ja)
KR (1) KR101364008B1 (ja)
CN (1) CN101490806B (ja)
WO (1) WO2008007508A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
FR2928775B1 (fr) * 2008-03-11 2011-12-09 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semiconducteur sur isolant
SG183670A1 (en) * 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
SG178061A1 (en) * 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
WO2011043178A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
FR2951869A1 (fr) * 2009-10-26 2011-04-29 Commissariat Energie Atomique Procede de realisation d'une structure a couche enterree par implantation et transfert
SG173283A1 (en) 2010-01-26 2011-08-29 Semiconductor Energy Lab Method for manufacturing soi substrate
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
JP2014082316A (ja) * 2012-10-16 2014-05-08 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
JP2014107357A (ja) * 2012-11-26 2014-06-09 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
FR3000293B1 (fr) * 2012-12-21 2015-02-20 Commissariat Energie Atomique Procede de recyclage d’un support de substrat
JP5888286B2 (ja) * 2013-06-26 2016-03-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6136786B2 (ja) 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
US20180175008A1 (en) * 2015-01-09 2018-06-21 Silicon Genesis Corporation Three dimensional integrated circuit
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
CN113192823B (zh) * 2021-04-27 2022-06-21 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5131979A (en) * 1991-05-21 1992-07-21 Lawrence Technology Semiconductor EPI on recycled silicon wafers
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3456143B2 (ja) * 1998-05-01 2003-10-14 信越半導体株式会社 積層材料および光機能素子
US6846718B1 (en) * 1999-10-14 2005-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate

Also Published As

Publication number Publication date
KR101364008B1 (ko) 2014-02-17
EP2048697A4 (en) 2012-07-25
EP2048697B1 (en) 2015-10-14
EP2048697A1 (en) 2009-04-15
US20090209085A1 (en) 2009-08-20
CN101490806B (zh) 2010-09-22
JP2008021892A (ja) 2008-01-31
KR20090034875A (ko) 2009-04-08
WO2008007508A1 (fr) 2008-01-17
CN101490806A (zh) 2009-07-22

Similar Documents

Publication Publication Date Title
JP5314838B2 (ja) 剥離ウェーハを再利用する方法
JP3943782B2 (ja) 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP4715470B2 (ja) 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP5135935B2 (ja) 貼り合わせウエーハの製造方法
JP2000124092A (ja) 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP2006294737A (ja) Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
TWI550702B (zh) Removal of wafer wafer recycling method
WO2013102968A1 (ja) 貼り合わせsoiウェーハの製造方法
JPH11297583A (ja) 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP5780234B2 (ja) Soiウェーハの製造方法
TWI685019B (zh) 絕緣體上矽晶圓的製造方法
JP2008016534A (ja) 貼り合わせウェーハの製造方法
JP2003347176A (ja) 貼り合わせウェーハの製造方法
JP2010098167A (ja) 貼り合わせウェーハの製造方法
JP5541136B2 (ja) 貼り合わせsoiウエーハの製造方法
WO2014080565A1 (ja) Soiウェーハの製造方法
JP5703920B2 (ja) 貼り合わせウェーハの製造方法
JP2016082093A (ja) 貼り合わせウェーハの製造方法
JP5125194B2 (ja) 貼り合わせウエーハの製造方法
JP4655557B2 (ja) Soi基板の製造方法及びsoi基板
WO2014061196A1 (ja) Soiウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120724

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130529

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130708

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5314838

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250