JP5314838B2 - 剥離ウェーハを再利用する方法 - Google Patents
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Description
この方法では、劈開面(剥離面)6は良好な鏡面であり、SOI層の膜厚の均一性も高いSOIウェーハが比較的容易に得られている。
この際、副生した剥離ウェーハ7はそのままでは再利用できないため、剥離面6の再生処理を行う必要がある。
前記用いるCZウェーハを、全面がN領域からなる低欠陥ウェーハとし、
前記再処理においては、前記SOIウェーハ製造工程においてボンドウェーハに施される前記熱酸化膜形成時の温度より高温で前記剥離ウェーハに急速加熱・急速冷却熱処理を施すことを特徴とする剥離ウェーハを再利用する方法が提供される。
さらに、全面がN領域からなる低欠陥CZウェーハを使用すれば、研磨代を気にせず剥離面を研磨できる。従って、エピタキシャルウェーハを使用したときより、剥離ウェーハ表面を高平坦化でき、剥離ウェーハから再生されたボンドウェーハによるSOIウェーハの貼り合わせ不良を改善できる。また、剥離ウェーハからボンドウェーハへの再生回数が増大するので、実質的にSOIウェーハ製造コストの低減が図れる。
そして、剥離ウェーハから再生処理されたボンドウェーハは、RTA処理によって初期化されているため、始めに用意したボンドウェーハと同様の品質を有し、これを用いて形成されるSOI層の品質低下を防ぐことができるとともに、SOIウェーハの貼り合わせ不良も改善できる。
従って、剥離ウェーハに何度も再生処理を施しても、ボンドウェーハは初期化されているため、SOIウェーハの貼り合わせ品質が良好のまま、CZウェーハの厚さの限界まで再生回数を増やすことができ、SOIウェーハ製造のコストを低減できる。
RTA処理は、SOIウェーハ製造工程や再処理工程で何度か行われた熱処理によって剥離ウェーハに形成された酸素析出核等を消滅させるために行うので、RTA処理を剥離ウェーハ表面の再生研磨工程の前でも後でもいずれで施してもよい。但し、好ましくは、再生研磨工程前に、剥離ウェーハにRTA処理を施すことによって、剥離ウェーハの表面を再生研磨する際、RTA処理によって剥離ウェーハの表面が汚染されたとしても、取り除くことができるし、変化してしまった剥離ウェーハの表面粗さを調節することができる。従って、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができる。
ボンドウェーハに熱酸化膜を形成する際、温度が約1000℃前後で酸化膜を形成するので、RTA処理温度は1100℃以上が好ましく、RTA処理温度を1100℃以上とすることで、SOI製造工程でボンドウェーハ(剥離ウェーハ)の内部で発生した酸素析出核および酸素析出物を消去できる。従って、再生処理後のSOIウェーハ製造工程で、剥離ウェーハから再生されたボンドウェーハの内部に酸素析出物が発生することを抑制でき、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができ、再生回数が増える。
剥離ウェーハの剥離面がイオン注入によってダメージを受けていても、本発明では、SOIウェーハを製造する際のボンドウェーハとして、全面がN領域からなる低欠陥CZウェーハを使用しているため、剥離面のダメージ層を必要に応じた厚さで再生研磨でき、特には、2μm以上といった剥離ウェーハ表面の研磨が可能となる。剥離ウェーハ表面の研磨代が2μm以上の場合、剥離面のダメージ層を確実に除去できる上、平坦化するに十分な研磨であるので、再生研磨されたボンドウェーハによるSOIウェーハの貼り合わせ不良が改善でき、剥離ウェーハを再利用したときのSOIウェーハの品質低下を防ぐことができる。
図1は、本発明の剥離ウェーハを再利用する方法のフローを示す図である。図1に示すように、ボンドウェーハとして、通常の酸素濃度(例えば10〜25ppma程度)で、少なくとも一方の表面が鏡面研磨されたCZウェーハ11を用意し(工程(A))、その表面に900〜1200℃程度の温度で熱酸化膜12を形成する(工程(B))。
しかしながら、本発明のように、ボンドウェーハとして繰り返し使用することにより、高品質のSOI層を有するSOIウェーハの製造コストを効果的に低減することが可能となる。
さらに、安定して量産化されていない10ppma以下の格子間酸素濃度のCZウェーハを使用することなく、通常のCZウェーハより高品質のSOI層を有するSOIウェーハを製造することができる。
これによって、SOIウェーハ製造工程や2回目の再処理工程等で何度か行われた熱処理によって形成された剥離ウェーハ内部の酸素析出核を消滅させることができる。そして、剥離ウェーハ内部の酸素析出核、酸素析出物を初期化できるので、再生処理後のSOIウェーハ製造工程で、剥離ウェーハから再生されたボンドウェーハの内部に酸素析出物を抑制できる。
従って、剥離ウェーハに何度も再生処理を施しても、毎回ボンドウェーハは初期化されているため、SOIウェーハの貼り合わせ品質が良好のまま、CZウェーハの厚さの限界まで再生回数を増やすことができ、SOIウェーハ製造のコストを低減できる。
また、シリコンの融点が約1400℃であるため、1300℃以上としてしまうと、RTA処理の際、剥離ウェーハにスリップ転位が発生したり、形状が変形し、ボンドウェーハの平坦性が失われ、結晶品質が悪くなるという問題が発生し得るので、RTA熱処理温度は1300℃以下が好ましい。
(実施例)
<SOIウェーハの製造1>
(A)全面N領域からなる直径300mmのCZウェーハ(酸素濃度16ppma)を40枚用意し、(B)そのうち10枚をボンドウェーハとして用いるために、1000℃のパイロジェニック酸化により、表面に熱酸化膜を400nm形成した。
(C)この酸化膜を通して水素イオンを注入する。このとき、水素イオン注入条件は、エネルギー70KeV、注入量6×1016/cm2とし、ボンドウェーハ内部にイオン注入層を形成した。
(D)このボンドウェーハを残りのシリコン単結晶ウェーハの10枚と室温で貼り合わせた後、(E)500℃、30分の剥離熱処理を加えることにより、イオン注入層で剥離した。
剥離後の10枚のSOIウェーハのボイドやブリスター不良を観察したところ、これらの不良は10枚とも発生していないことがわかった。
(F)次に、剥離ウェーハに対し、RTA装置によりアルゴン100%雰囲気下、1150℃、60秒のRTA処理を行った後、(G)表面に形成されている酸化膜を除去し、剥離面を4μm研磨して新たなボンドウェーハ(2回目)を作製した。
そのボンドウェーハ(2回目)を用い、前回と同様の処理により、10枚のSOIウェーハと剥離ウェーハ(2回目)を作製した。
さらに、剥離ウェーハ(2回目)に対し、RTA装置によりアルゴン100%雰囲気下、1200℃、60秒のRTA処理を行った後、表面に形成されている酸化膜を除去し、剥離面を4μm研磨して新たなボンドウェーハ(3回目)を作製した。
そのボンドウェーハ(3回目)を用い、前回と同様の処理により、10枚のSOIウェーハと剥離ウェーハ(3回目)を作製した。
剥離ウェーハ内部に発生した酸素析出核もしくは酸素析出物を消去するためのアルゴン雰囲気下におけるRTA処理を剥離ウェーハに施さないこと以外は、実施例と同様のプロセスでSOIウェーハを製造した。
従って、本発明の剥離ウェーハ再処理方法によれば、剥離ウェーハの再生回数を従来より増やすことができ、SOIウェーハの製造コストを実質的に低減できるとともに、得られるSOIウェーハの品質も向上できる。
3,13…イオン注入層、 4,14…ベースウェーハ、
5,15…酸素析出核、 6,16…剥離面(劈開面)、
7,17…剥離ウェーハ、 8,18…SOIウェーハ、
9…酸素析出物、 11…ボンドウェーハ(CZウェーハ)、
21…ボンドウェーハ(再処理後)。
Claims (4)
- CZウェーハ表面に熱酸化膜を形成し、該熱酸化膜を通してイオン注入を行ってイオン注入層を形成した前記CZウェーハをボンドウェーハとし、該ボンドウェーハとベースウェーハとを前記熱酸化膜を介して貼り合わせて熱処理を加えることにより、前記イオン注入層にてSOIウェーハと剥離ウェーハとに分離するという製造工程において、副生された前記剥離ウェーハに少なくとも剥離面の研磨を施す再処理を加え、該剥離ウェーハをボンドウェーハとして再びSOIウェーハ製造工程で再利用する方法において、少なくとも、
前記用いるCZウェーハを、全面がN領域からなる低欠陥ウェーハとし、
前記再処理においては、前記SOIウェーハ製造工程においてボンドウェーハに施される前記熱酸化膜形成時の温度より高温で前記剥離ウェーハに急速加熱・急速冷却熱処理を施し、
前記研磨において、前記剥離ウェーハの剥離面の研磨代を2μmを超える取り代で研磨することを特徴とする剥離ウェーハを再利用する方法。 - 前記急速加熱・急速冷却熱処理を、前記剥離ウェーハの剥離面を研磨する工程の前に行うことを特徴とする請求項1に記載の剥離ウェーハを再利用する方法。
- 前記急速加熱・急速冷却熱処理を、前記剥離ウェーハの剥離面を研磨する工程の後に行うことを特徴とする請求項1に記載の剥離ウェーハを再利用する方法。
- 前記急速加熱・急速冷却熱処理の温度を1100℃〜1300℃とすることを特徴とする請求項1ないし請求項3のいずれか1項に記載の剥離ウェーハを再利用する方法。
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US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
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Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5131979A (en) * | 1991-05-21 | 1992-07-21 | Lawrence Technology | Semiconductor EPI on recycled silicon wafers |
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JP3500063B2 (ja) * | 1998-04-23 | 2004-02-23 | 信越半導体株式会社 | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
JP3456143B2 (ja) * | 1998-05-01 | 2003-10-14 | 信越半導体株式会社 | 積層材料および光機能素子 |
US6846718B1 (en) * | 1999-10-14 | 2005-01-25 | Shin-Etsu Handotai Co., Ltd. | Method for producing SOI wafer and SOI wafer |
JP2004063730A (ja) * | 2002-07-29 | 2004-02-26 | Shin Etsu Handotai Co Ltd | Soiウェーハの製造方法 |
KR100511656B1 (ko) * | 2002-08-10 | 2005-09-07 | 주식회사 실트론 | 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼 |
FR2881573B1 (fr) * | 2005-01-31 | 2008-07-11 | Soitec Silicon On Insulator | Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes |
EP1835533B1 (en) * | 2006-03-14 | 2020-06-03 | Soitec | Method for manufacturing compound material wafers and method for recycling a used donor substrate |
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