KR101364008B1 - 박리 웨이퍼를 재이용하는 방법 - Google Patents

박리 웨이퍼를 재이용하는 방법 Download PDF

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Abstract

본 발명은, 이온주입박리법으로 SOI 웨이퍼를 제조할 때 부생된 박리 웨이퍼(17)에 적어도 연마를 하는 재처리를 가해 박리 웨이퍼(17)을 본드 웨이퍼(21)로 다시 SOI 웨이퍼의 제조공정에서 재이용하는 방법에서 적어도 본드 웨이퍼로 이용하는 CZ웨이퍼(11)를 전면이 N영역으로 이루어진 저결함 웨이퍼로 하고 상기 재처리는 SOI 웨이퍼의 제조공정에서 본드 웨이퍼에 행해지는 열산화막(12) 형성시 온도보다 고온에서 박리 웨이퍼(17)에 RTA처리를 행하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법이다.
이에 따라, 200mm이상의 대직경의 CZ웨이퍼를 본드 웨이퍼로 사용해 이온주입박리법에 의해 SOI웨이퍼를 제작할 때 부생되는 박리 웨이퍼를 반복해서 본드 웨이퍼로 재이용해도 접합 불량이나 SOI층의 품질 저하를 유발하지 않는 박리웨이퍼의 재이용방법이 제공된다.
이온주입박리법, 본드 웨이퍼, 박리 웨이퍼, 열산화박, SOI 웨이퍼, CZ 웨이퍼

Description

박리 웨이퍼를 재이용하는 방법{Method for reusing removed wafer}
본 발명은, 이온주입한 웨이퍼를 결합한 후에 박리해서 SOI(Silicon On Insulator)웨이퍼를 제조하는 이른바 이온주입박리법(스마트컷(등록상표)법이라고도 불린다)에서 부생(副生)되는 박리 웨이퍼를 재이용하는 방법에 관한 것이다.
SOI 웨이퍼를 제조하는 방법에는 여러 가지가 있으나 접합법을 이용한 SOI 웨이퍼의 제조방법은 2장의 실리콘 단결정 웨이퍼를 산화막을 통해 접합하는 것을 특징으로 하고 있다. 하지만, 2장으로 1장의 SOI 웨이퍼를 제조하기 때문에 그 비용이 매우 높아진다.
이를 개선한 것이 이온주입박리법에 의한 SOI 웨이퍼의 제조방법이다. 도 2는 이온주입박리법에 의한 SOI 웨이퍼의 제조공정의 흐름이며, 이하, 도 2를 참조해 이온주입박리법에 대해 설명한다.
본드 웨이퍼(1)와 베이스 웨이퍼(4) 각각 1장의 실리콘 웨이퍼를 준비해(공정(a)), 적어도 한쪽의 실리콘 웨이퍼(이 경우, 본드 웨이퍼(1))에 산화막(2)를 형성한(공정(b)) 후에 한 쪽의 실리콘 웨이퍼 상면으로부터 수소이온 또는 희가스 이 온을 주입하고, 이 웨이퍼 내부에 미소기포층(이온주입층(3))을 형성시키고(공정(c)), 이온을 주입한 쪽의 면을 산화막(2)을 통해 다른 쪽의 실리콘 웨이퍼(이 경우, 베이스 웨이퍼(4))와 밀착시키고(공정(d)), 그 후 열처리를 가해 이온주입층을 벽개면(6)으로 해서 한 쪽의 웨이퍼를 박막상태로 박리한(공정(e)) 후 추가로 열처리를 가해 견고하게 결합해(미도시) SOI 웨이퍼(8)를 제조하는 기술이다(특개 평5-211128호 공보 참조).
이 방법에서는 벽개면(박리면)(6)은 양호한 경면이며, SOI층의 막두께의 균일성도 높은 SOI 웨이퍼를 비교적 용이하게 얻을 수 있다.
이러한 이온주입박리법으로 SOI 웨이퍼(8)을 제작하면 필연적으로 1장의 실리콘 박리 웨이퍼(7)이 부생되게 된다. 이 부생된 박리 웨이퍼를 재이용함으로써 실질적으로 1장의 실리콘 웨이퍼에서 1장의 SOI 웨이퍼를 얻을 수 있기 때문에 비용을 대폭적으로 낮출 수 있다.
이 때, 부생된 박리 웨이퍼(7)는 그대로는 재이용할 수 없기 때문에 박리면(6)의 재생처리를 할 필요가 있다.
그래서, 특개 평11-307413호 공보에서는 본드 웨이퍼로 에피택셜 초크랄스키법(Czochralski method, CZ법)으로 제작된 실리콘 웨이퍼(이하, CZ웨이퍼), 플로팅 존 방법(Floating Zone method, FZ법)으로 제작된 실리콘 웨이퍼(이하, FZ웨이퍼)를 이용한 경우, 각각 부생된 박리웨이퍼의 박리면에 연마 등을 하는 재처리를 해서 박리웨이퍼를 재이용하는 방법이 개시되어 있다.
특히, 박리 웨이퍼의 재처리로 연마에 의한 가공여유를 적게 하고, 표면 거 칠기를 완전히 회복하기 위해 주변 단차를 제거하는 연마를 한 후, 가공여유가 많은 마무리 연마를 하지 않고 그 대신 수소를 포함하는 환원성 분위기하에서 박리 웨이퍼에 열처리를 가함으로써 박리 웨이퍼에 형성되어 있는 손상층과 박리면의 표면 거칠기를 개선하는 방법이 채용되고 있다.
하지만 FZ웨이퍼는 직경 200㎜이상의 대직경 제조가 어려우며, 이후 최첨단 디바이스에는 적용하기 어렵다. 또한, 에피택셜웨이퍼를 사용한 경우 재처리공정에서 연마여유를 가능한 한 적게 해도 에피택셜층이 원래 얇기 때문에 재생횟수는 통상적인 CZ웨이퍼나 FZ웨이퍼를 이용했을 때보다도 감소해 실질적으로는 현저하게 비용이 높아 진다는 문제점도 있었다. 또한, 가공여유를 적게 할 필요가 있기 때문에 연마 후에도 면 거칠기를 전부 제거할 수 없어 재생 후의 웨이퍼의 사용에 결합 불량 등의 불량을 많이 발생시키는 것을 종종 볼 수 있었다.
또한 CZ웨이퍼를 사용한 경우, 박리웨이퍼에 재처리를 한 웨이퍼를 본드 웨이퍼로 사용해 제작한 SOI 웨이퍼의 SOI층의 품질이 저하하는 경향을 보이고 결함이 많이 발생하는 경우가 있었다. 또한, 박리 웨이퍼의 재생횟수가 증가함에 따라 접합 불량의 SOI 웨이퍼도 증가하기 때문에 SOI 웨이퍼의 수율이 악화하는 문제도 있었다.
본 발명은 이러한 문제점을 감안해 이루어진 것으로 200㎜이상의 대직경 CZ웨이퍼를 본드 웨이퍼로 사용해 이온주입박리법으로 SOI 웨이퍼를 제작할 때에 부생되는 박리웨이퍼를 반복해서 본드 웨이퍼로 재이용해도 접합 불량이나 SOI층의 품질 저하를 유발하지 않고 박리 웨이퍼의 재생횟수를 증가시켜 SOI 웨이퍼의 제조 비용의 저감을 도모할 수 있는 박리 웨이퍼를 재이용하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 의하면 CZ웨이퍼 표면에 열산화막을 형성하고 이 열산화막을 통해 이온주입을 해 이온주입층을 형성한 상기 CZ웨이퍼를 본드 웨이퍼로 해 이 본드 웨이퍼와 베이스 웨이퍼를 상기 열산화막을 통해 접합해 열처리를 가함으로써 상기 이온주입층에서 SOI 웨이퍼와 박리 웨이퍼로 분리하는 제조공정에서 부생된 상기 박리 웨이퍼에 적어도 연마를 하는 재처리를 가해 이 박리 웨이퍼를 본드 웨이퍼로써 다시 SOI 웨이퍼의 제조공정에서 재이용하는 방법에서, 적어도
상기 사용되는 CZ웨이퍼를 전면이 N영역으로 이루어진 저결함 웨이퍼로 하고
상기 재처리에서는 상기 SOI 웨이퍼의 제조공정에서 본드 웨이퍼에 행해지는 상기 열산화막 형성시 온도보다 고온에서 상기 박리 웨이퍼에 급속 가열/급속 냉각 열처리를 하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법이 제공된다.
이와 같이 SOI 웨이퍼의 제조공정에 사용되는 본드 웨이퍼로, CZ웨이퍼로 전면이 N영역으로 이루어진 저결함 웨이퍼를 사용함으로써 최근의 200mm이상의 실리콘 웨이퍼의 대구경화에 대응할 수 있으며 또한 예를 들면, 10ppma이하의 극단적으로 저산소농도 CZ웨이퍼를 사용하지 않고 저결함이며 고품질의 SOI층을 갖는 SOI 웨이퍼를 제조할 수 있다.
또한 전면이 N영역으로 이루어진 저결함 CZ웨이퍼를 사용하면 연마여유에 신경쓰지 않고 박리면을 연마할 수 있다. 따라서, 에피택셜웨이퍼를 사용했을 때보다 박리 웨이퍼 표면을 고평탄화 할 수 있고 박리 웨이퍼에서 재생된 본드 웨이퍼에 의한 SOI 웨이퍼의 접합 불량을 개선할 수 있다. 또한, 박리 웨이퍼에서 본드 웨이퍼로의 재생횟수가 증대하기 때문에 실질적으로 SOI 웨이퍼의 제조 비용의 저감을 도모할 수 있다.
또한 박리 웨이퍼의 재처리는, 상기 SOI 웨이퍼의 제조공정에서 본드 웨이퍼에 행해지는 열산화막 형성시 온도보다 고온에서 박리 웨이퍼에 급속 가열/급속 냉각 열처리(RTA(Rapid Thermal Annealing)처리)를 함으로써, SOI 웨이퍼의 제조공정이나 재처리공정에서 행한 몇 번의 열처리에 의해 형성된 박리 웨이퍼 내부의 산소석출핵 및 이것이 성장한 산소석출물을 용해해서 소멸시킬 수 있고, 박리 웨이퍼 내부의 산소석출핵, 산소석출물을 이들이 형성되기 전의 상태로 초기화할 수 있기 때문에 재생처리 후의 SOI 웨이퍼의 제조공정에서 박리 웨이퍼에서 재생된 본드 웨이퍼에 필요 이상의 산소석출물이 발생하는 것을 억제할 수 있다.
그리고 박리 웨이퍼에서 재생처리된 본드 웨이퍼는, RTA처리에 의해 초기화되어 있기 때문에 처음에 준비한 본드 웨이퍼와 같은 품질을 가지며 이를 이용해 형성되는 SOI층의 품질 저하를 방지할 수 있으며 또한 SOI 웨이퍼의 접합 불량도 개선할 수 있다.
따라서, 박리 웨이퍼에 여러번 재생처리를 해도 본드 웨이퍼는 초기화되어 있기 때문에 SOI 웨이퍼의 접합 품질이 양호한 채로 CZ웨이퍼의 두께의 한계까지 재생횟수를 늘릴 수 있어 SOI 웨이퍼의 제조 비용을 저감할 수 있다.
상기 급속 가열/급속 냉각 열처리를 상기 박리 웨이퍼의 표면을 재생연마하는 공정 전에 하는 것이 바람직하나, 상기 급속 가열/급속 냉각 열처리를 상기 박리 웨이퍼 표면을 재생연마하는 공정 후에 할 수도 있다.
RTA처리는, SOI 웨이퍼의 제조공정이나 재처리공정에서 행해진 몇 번의 열처리에 의해 박리 웨이퍼에 형성된 산소석출핵 등을 소멸시키기 위해서 행하기 때문에 RTA처리는 박리 웨이퍼 표면의 재생연마공정의 전,후 상관없이 실시해도 된다. 다만, 바람직하게는 재생연마공정 전에 박리 웨이퍼에 RTA처리를 함으로써 박리 웨이퍼의 표면을 재생연마할 때, RTA처리에 의해 박리 웨이퍼의 표면이 오염되어도 제거할 수 있고 변화한 박리 웨이퍼의 표면 거칠기를 조절할 수 있다. 따라서, 재생연마된 본드 웨이퍼에 의한 SOI 웨이퍼의 접합 불량을 개선할 수 있으며 박리 웨이퍼를 재이용했을 때의 SOI 웨이퍼의 품질 저하를 방지할 수 있다.
이 경우, 상기 급속 가열/급속 냉각 열처리 온도를 1100℃ ~ 1300℃로 하는 것이 바람직하다.
본드 웨이퍼에 열산화막을 형성할 때, 온도가 약 1000℃ 전후에서 산화막을 형성하기 때문에 RTA처리온도는 1100℃이상이 바람직하고, RTA처리온도를 1100℃이상으로 함으로써 SOI 제조공정에서 본드 웨이퍼(박리 웨이퍼) 내부에서 발생한 산소석출핵 및 산소석출물을 제거할 수 있다. 따라서, 재생처리 후의 SOI 웨이퍼의 제조공정에서 박리 웨이퍼에서 재생된 본드 웨이퍼 내부에 산소석출물이 발생하는 것을 억제할 수 있고, 재생연마된 본드 웨이퍼에 의한 SOI 웨이퍼의 접합 불량을 개선할 수 있으며 박리 웨이퍼를 재이용했을 때의 SOI 웨이퍼의 품질 저하를 방지할 수 있으며 재생횟수가 증가한다.
또한 상기 재생연마에서 상기 박리 웨이퍼 표면의 연마여유를 2㎛이상으로 할 수 있다.
박리 웨이퍼의 박리면이 이온주입에 의해 손상을 입어도 본 발명에서는 SOI 웨이퍼를 제조할 때의 본드 웨이퍼로 전면이 N영역으로 이루어진 저결함 CZ웨이퍼를 사용하고 있기 때문에 박리면의 손상층을 필요에 따른 두께로 재생연마할 수 있으며 특히, 2㎛이상의 박리 웨이퍼 표면의 연마가 가능해 진다. 박리 웨이퍼 표면의 연마여유가 2㎛이상인 경우, 박리면의 손상층을 확실히 제거할 수 있을 뿐만 아니라 평탄화에 충분한 연마이기 때문에 재생연마된 본드 웨이퍼에 의한 SOI웨이퍼의 접합 불량을 개선할 수 있어 박리 웨이퍼를 재이용했을 때의 SOI 웨이퍼의 품질 저하를 방지할 수 있다.
본 발명의 박리 웨이퍼를 재이용하는 방법에 의하면, 이온주입박리법에 의한 SOI 웨이퍼의 제조에서 최근의 200mm이상 실리콘 웨이퍼의 대구경화에 대응할 수 있으며, 부생되는 대직경의 박리 웨이퍼를 반복해서 본드 웨이퍼로 재이용해도 박리 웨이퍼는 RTA처리에 의해 산소석출핵 등이 초기화되기 때문에 접합 불량이나 SOI층의 품질저하를 방지해 본드 웨이퍼의 재생회수를 늘려 SOI 웨이퍼의 제조비용을 저감할 수 있다.
도 1은 본 발명의 박리 웨이퍼를 재이용하는 방법의 흐름의 일 예를 나타내는 도이다.
도 2는 이온주입박리법으로 SOI 웨이퍼를 제조하는 공정의 흐름을 나타내는 도이다.
도 3은 종래의 박리 웨이퍼를 재이용하는 방법의 흐름을 나타내는 도이다.
도 4는 도 1의 흐름 이외에 생각되어지는 본 발명의 실시공정의 흐름을 나타내는 도이다. 흐름(α)는 공정(G) 사이에 공정(F)의 RTA처리를 한 경우이고, 흐름(β)는 공정(G)이 종료한 후에 공정(F)의 RTA처리를 한 경우이다.
본 발명자는 박리 웨이퍼에 재처리를 한 웨이퍼를 본드 웨이퍼로 사용해 제작한 SOI 웨이퍼의 SOI층 품질이 저하하는 경향을 보이며, 결함이 많이 발생하며 또한, 박리 웨이퍼의 재생횟수가 증가함에 따라 접합 불량의 SOI 웨이퍼가 증가하는 문제에 대해 조사했다.
그 결과 상술한 이온주입박리법으로 SOI 웨이퍼를 제작할 때의 2장의 실리콘 단결정 웨이퍼 중, SOI층을 형성하는 웨이퍼(본드 웨이퍼)로 CZ웨이퍼를 사용하고 박리웨이퍼를 다시 본드 웨이퍼로 재이용하는 경우, 본드 웨이퍼에는 산화막을 형성하기 위한 고온산화열처리와, 웨이퍼를 분리하기 위한 저온 열처리(박리열처리)가 가해지기 때문에 본드 웨이퍼 내에서 산소석출핵의 생성과 성장이 반복되어 산소석출물을 증대시키는 이유를 밝혀냈다. 이하에서 도 3을 참조해 이 메커니즘을 설명한다.
도 3은 종래의 방법으로 박리 웨이퍼를 재처리하는 공정의 흐름을 나타낸 도 이다. SOI 웨이퍼(8)를 도 2와 같이 제작했을 때(공정(e)) 박리 웨이퍼(7) 내부에 산소석출핵(5)이 생성되고, 공정(f)에서 산화막 제거와 재생연마 등을 해 다시 열산화막을 형성하면(공정(g)) SOI 웨이퍼의 제조공정에서 생성된 산소석출핵(5)이 산소석출물(9)로 성장된다.
이와 같이 산소석출물(9)이 증대한 웨이퍼에 대해, 다시 재생처리로 연삭/연마 등과 같은 웨이퍼의 표면을 제거하는 처리를 하면 표면 근방의 산소석출물이 존재해 이것이 원인이 되어 접합 불량이나 SOI층의 품질이 열화하는 문제가 발생한다. 그리고, 산소석출핵(5) 및/또는 산소석출물(9)의 생성, 성장은 재생횟수가 많을수록 현저해 지며, 또한 SOI층의 품질이 열화하고 그 결과, 박리 웨이퍼의 재생횟수가 1, 2회로 제한된다. 또한, 재생횟수가 적으면 본드 웨이퍼를 대량으로 필요로 하기 때문에 비용이 높아진다.
이러한 문제를 회피하고 박리 웨이퍼를 반복해서 본드 웨이퍼로 사용하기 위해서는 본드 웨이퍼로써 격자간 산소가 거의 포함되어 있지 않는 FZ웨이퍼를 사용하거나, 에피택셜웨이퍼를 사용하거나 또는 MCZ법에 의해 격자간 산소농도가 예를 들면, 10ppma이하의 극저산소 CZ웨이퍼를 제작해 사용하는 방법으로 산소석출물의 형성을 억제하는 것을 생각할 수 있다.
하지만, 상기와 같이 FZ웨이퍼는 직경 200mm이상의 대직경 제조가 곤란하며 또한, 10ppma이하의 격자간 산소농도인 CZ웨이퍼를 이용한 경우, 박리 웨이퍼의 재생횟수를 다소는 늘릴 수 있을지 모르나 산소에 기인하는 결함이 발생하는 잠재적인 문제는 해결할 수 없을 뿐만 아니라 현재상태에서는 10ppma이하의 극단적으로 낮은 격자간 산소농도인 CZ웨이퍼를 안정적으로 양산화하는 것도 어렵다. 또한, CZ웨이퍼에 특유한 공동형 결함(COP라 하는 경우도 있음)의 존재가 SOI층의 품질을 저하시키는 문제도 있었다.
그래서 본 발명자는 본드 웨이퍼로 전면이 N영역으로 이루어진 저결함 CZ웨이퍼를 사용함으로써 최근의 웨이퍼의 대구경화에 대응함과 동시에 연마여유를 신경쓰지 않고 박리면의 평탄화를 도모하며 또한, 박리 웨이퍼의 재처리공정에서 SOI 웨이퍼의 제조공정에서 열산화막을 형성하는 온도보다도 고온에서 박리 웨이퍼에 RTA처리를 함으로써 박리 웨이퍼 내부의 산소석출핵 및 산소석출물을 제거하고 본드 웨이퍼를 초기화하는 것에 생각이 미쳐 본 발명을 완성시켰다.
이하, 도1을 참조해 본 발명의 실시형태에 대해 구체적으로 설명하지만, 본 발명은 이것에 한정되는 것이 아니다.
도1은 본 발명의 박리웨이퍼를 재이용하는 방법의 흐름을 나타내는 도이다.
도 1에 나타낸 바와 같이 본드 웨이퍼로 통상적인 산소농도(예를 들면, 10 ~ 25ppma정도)이고, 적어도 한쪽의 표면이 경면 연마된 CZ웨이퍼(11)를 준비해(공정(A)) 그 표면에 900 ~ 1200℃정도의 온도에서 열산화막(12)을 형성한다(공정(B)).
이 때, 준비하는 본드 웨이퍼로 CZ웨이퍼 중에서도 전면이 N영역으로 이루어진 저결함 웨이퍼를 이용한다. 전면이 N영역으로 이루어진 저결함 웨이퍼는, 통상적인 CZ웨이퍼에 비해 공동형 결함이 적고 결정 품질이 높기 때문에 SOI층에 적합하게 이용할 수 있으나, 이 단결정 잉곳을 끌어올리기 위한 제조 조건이 엄격하기 때문에 비용증가로 이어진다.
하지만, 본 발명과 같이 본드 웨이퍼로 반복 사용함으로써 고품질의 SOI층을 갖는 SOI 웨이퍼의 제조비용을 효과적으로 저감하는 것이 가능해 진다.
또한, 전면이 N영역으로 이루어진 저결함 CZ웨이퍼를 SOI제조공정에서 본드 웨이퍼로 사용하면 격자간 산소는 거의 포함되어 있지 않으나 대구경화가 곤란한 FZ웨이퍼를 사용하지 않고 최근의 200mm이상 실리콘 웨이퍼의 대구경화에 대응할 수 있다.
또한, 안정적으로 양산화 되어 있지 않은 10ppma이하의 격자간 산소농도인 CZ웨이퍼를 사용하지 않고 통상적인 CZ웨이퍼보다 고품질의 SOI층을 갖는 SOI 웨이퍼를 제조할 수 있다.
그리고, 연마여유에 신경쓰지 않고 박리면을 연마할 수 있기 때문에 에피텍셜웨이퍼를 사용했을 때보다 박리 웨이퍼 표면의 고평탄화를 도모할 수 있으며 박리 웨이퍼에서 재생된 본드 웨이퍼에 의한 SOI 웨이퍼의 접합 불량을 개선할 수 있다. 또한, 박리 웨이퍼에서 본드 웨이퍼로의 재생횟수의 증대를 도모할 수 있기 때문에 SOI 웨이퍼의 제조비용도 실질적으로는 저감할 수 있다.
다음으로 경면연마면 상의 열산화막(12)을 통해 박리용 수소이온을 주입해 이온주입층(13)을 형성한다(공정(C)). 공정(D)에서, 이온주입층(13)이 형성된 본드 웨이퍼를 베이스 웨이퍼(14)(여기에서는, 실리콘 단결정 웨이퍼)와 실온에서 접합한 후, 그 접합 웨이퍼에 400 ~ 600℃정도의 저온 열처리(박리열처리)를 하지 않은 이온주입층(13)의 박리면(16)에서 SOI 웨이퍼(18)와 박리 웨이퍼(17)로 박리한다 (공정(E)). 이 때, 박리 웨이퍼(17)의 벌크부에는 산소석출핵(15)(미소한 산소석출물)이 형성되어 있다.
이 박리 웨이퍼(17)에 대해, 예를 들면, 아르곤분위기하에서 RTA처리를 한다(공정(F)).
이에 의해, SOI 웨이퍼의 제조공정이나 2번째 재처리공정 등에서 행했던 몇 번의 열처리에 의해 형성된 박리 웨이퍼 내부의 산소석출핵을 소멸시킬 수 있다. 그리고 박리 웨이퍼내부의 산소석출핵, 산소석출물을 초기화할 수 있기 때문에 재생처리 후의 SOI 웨이퍼의 제조공정에서 박리 웨이퍼에서 재생된 본드 웨이퍼 내부에 산소석출물이 발생하는 것을 억제할 수 있다.
나아가, RTA처리된 박리 웨이퍼에서 재생처리된 본드 웨이퍼는, 처음에 준비한 본드 웨이퍼와 같이 내부가 초기화되어 있기 때문에 이를 이용해 SOI 웨이퍼의 제조공정을 행해도 제작되는 SOI 웨이퍼의 SOI층의 품질 저하를 방지하며 또한 접합 불량도 개선할 수 있다.
따라서 박리 웨이퍼에 여러 번 재생처리를 해도 매회 본드 웨이퍼는 초기화되어 있기 때문에 SOI 웨이퍼의 접합 품질은 양호한 채로 CZ웨이퍼의 두께의 한계까지 재생횟수를 증가시킬 수 있어 SOI 웨이퍼의 제조비용을 저감할 수 있다.
이 경우, RTA처리 온도는 공정(B)의 산화 온도보다 고온에서 하며 특히 1100℃ ~ 1300℃로 하는 것이 바람직하다. 열산화막 형성 온도보다 고온, 특히 1100℃이상으로 함으로써 공정(B)나 공정(E)의 열처리중이나 강온 과정에서 형성된 산소석출핵(15)을 소멸시킬수 있고 박리 웨이퍼(17) 내부가 초기화된다.
또한, 실리콘의 융점이 약 1400℃이기 때문에, 1300℃이상으로 하면 RTA처리 시에 박리 웨이퍼에 슬립 전위가 발생하거나 형상이 변형해 본드 웨이퍼의 평탄성이 없어져 결정 품질이 나빠지는 문제가 발생할 수 있기 때문에 RTA처리 온도는 1300℃이하가 바람직하다.
다음으로 산소석출핵(15)을 소멸시킨 박리 웨이퍼(17)에 대해 그 표면을 재생연마한다. 예를 들면, 표면의 산화막을 HF수용액으로 제거한 후 박리면(16)을 연마함으로써 실시할 수 있다.(공정(G))
이 때, 박리 웨이퍼의 내부에는 산소석출핵이나 산소석출물이 거의 형성되어 있지 않았기 때문에, 박리면의 주변부에 형성되어 있는 단차를 제거하기 위해 연마여유가 2㎛이상 필요한 경우라도 연마 후에 산소석출물이 표면에 노출되지 않고 접합 불량을 유기하는 문제점이 발생하지 않는다. 따라서, 재생처리로 상기 연마처리 전에 평면연마나 화학에칭을 하는 것도 가능하다.
또한, 박리 웨이퍼가 이온주입으로 손상을 입었어도 전면이 N영역으로 이루어진 저결함 CZ웨이퍼를 사용하고 있기 때문에 필요에 따른 두께로 재생연마할 수 있고 2㎛정도 또는 이를 초과하는 가공여유의 연마가 가능해 진다. 이러한 재생연마에 의해 박리 웨이퍼의 손상층을 제거할 수 있을 뿐만 아니라 박리 웨이퍼의 표면을 충분히 평탄화할 수 있기 때문에 재생연마된 본드 웨이퍼에 의한 SOI 웨이퍼의 접합 불량을 개선할 수 있고, 박리 웨이퍼를 재이용 했을 때의 SOI 웨이퍼의 품질 저하를 방지할 수 있다. 또한, 박리 웨이퍼의 손상층을 제거할 수 있을 정도로 연마여유를 적게 재생연마하면 박리 웨이퍼의 재생횟수를 늘릴 수 있다.
이렇게 박리 웨이퍼(17)를 재생처리한 본드 웨이퍼(21)에 다시 열산화막(22)를 형성함으로써 공정(B)와 같은 본드 웨이퍼를 얻을 수 있다(공정(H)).
또한, 상기에서 설명한 도 1과 같은 본 발명의 흐름 이외에 생각되어지는 본 발명의 흐름으로 도4(α), (β)와 같은 흐름을 들 수 있다. 도 1의 공정(F)의 RTA처리는 흐름(β)와 같이 재생연마 후에 행할 수도 있고 흐름(α)와 같이 산화막 제거 후의 재생연마 전에 행할 수도 있다.
RTA처리는, SOI 웨이퍼의 제조공정이나 재처리공정에서 행해진 여러 번의 열처리에 의해 박리 웨이퍼에 형성된 산소석출핵 등을 소멸시키기 위해 행하고 있기 때문에 도4의 흐름(β)과 같이 RTA처리를 박리 웨이퍼 표면의 재생연마공정 후에 해도 된다. 다만, 보다 바람직하게는 도1과 같이 재생연마공정 전에 박리 웨이퍼에 RTA처리를 함으로써 박리 웨이퍼의 표면을 재생연마할 때, RTA처리에 의해 오염이나 표면 거칠기의 변화가 있다고 해도 이를 제거하거나 조절할 수 있다.
이하, 본 발명의 실시예를 들어 더욱 구체적으로 설명하나 본 발명은 이에 한정되는 것은 아니다.
<SOI 웨이퍼의 제조1>
(A) 전면이 N영역으로 이루어진 직경 300mm의 CZ웨이퍼(산소농도 16ppma)를 40장 준비하고, (B) 그 중 10장을 본드 웨이퍼로 이용하기 위해서 1000℃의 파이로제닉 산화에 의해 표면에 열산화막을 400nm 형성했다.
(C) 이 산화막을 통해 수소이온을 주입한다. 이때, 수소이온 주입 조건은 에너지 70KeV, 주입량 6 x 1016/㎠로 하고 본드 웨이퍼 내부에 이온주입층을 형성했다.
(D) 이 본드 웨이퍼를 나머지 실리콘 단결정 웨이퍼의 10장과 실온에서 접합한 후 (E) 500℃에서 30분의 박리 열처리를 해서 이온주입층에서 박리했다.
박리 후의 10장의 SOI 웨이퍼의 보이드나 블리스터 불량을 관찰한 결과 이들의 불량은 10장 모두 발생하지 않은 것을 알 수 있었다.
<박리 웨이퍼의 재처리1>
(F) 다음으로 박리 웨이퍼에 대해 램프 가열식 RTA장치로 아르곤 100%분위기하 1150℃에서 60초 RTA처리를 한 후, (G) 표면에 형성되어 있는 산화막을 제거하고 박리면을 4㎛ 연마해서 새로운 본드 웨이퍼(2번째)를 제작했다.
<SOI 웨이퍼의 제조2>
이 본드 웨이퍼(2번째)를 이용해 전회와 같은 처리를 해서 10장의 SOI 웨이퍼와 박리 웨이퍼(2번째)를 제작했다.
<박리 웨이퍼의 재처리2>
또한, 박리 웨이퍼(2번째)에 대해 램프 가열식 RTA장치로 아르곤 100%분위기하 1200℃에서 60초 RTA처리를 한 후, 표면에 형성되어 있는 산화막을 제거하고 박리면을 4㎛ 연마해서 새로운 본드 웨이퍼(3번째)를 제작했다.
<SOI 웨이퍼의 제조3>
이 본드 웨이퍼(3번째)를 이용해 전회와 같은 처리를 해서 10장의 SOI 웨이퍼와 박리 웨이퍼(3번째)를 제작했다.
그리고 2번째, 3번째의 박리 열처리에 의해 제작된 각 10장의 SOI 웨이퍼의 보이드나 블리스터 불량을 관찰한 결과, 1번째와 같이 이들 불량은 발생하지 않는 것을 알 수 있었다.
(비교예)
박리 웨이퍼 내부에 발생한 산소석출핵 또는 산소석출물을 제거하기 위한 아르곤 분위기하에서의 RTA처리를 박리 웨이퍼에 하지 않은 것 이외에는 실시예와 같은 프로세스로 SOI 웨이퍼를 제조했다.
그리고, 1 ~ 3번째 박리열처리에 의해 제작된 각 10장의 SOI 웨이퍼에 대해 보이드나 블리스터 불량을 관찰한 결과, 1번째 제조한 10장의 SOI 웨이퍼는 보이드나 블리스터 불량이 관찰되지 않았으나, 2번째는 2장, 3번째는 5장의 SOI 웨이퍼에 이들 불량이 관찰되었다.
이상 실시예/비교예에 의해 본 발명과 같이 SOI 웨이퍼 제조의 본드 웨이퍼로 전면이 N영역으로 이루어진 저결함 CZ웨이퍼를 사용해 재처리공정에서 박리 웨이퍼에 RTA처리를 함으로써 박리 웨이퍼를 초기화한 결과 본 발명에 따라 제조된 SOI 웨이퍼는 보이드나 블리스터와 같은 불량의 발생이 억제된 것을 알 수 있다.
따라서, 본 발명의 박리 웨이퍼 재처리방법에 의하면 박리 웨이퍼의 재생횟수를 종래보다 증가시킬 수 있어 SOI 웨이퍼의 제조비용을 실질적으로 저감할 수 있으며 또한 얻어지는 SOI 웨이퍼의 품질도 향상시킬 수 있다.
또한, 본 명세서에서는 격자간 산소농도의 단위는 JEIDA(사단법인 일본전자공업진흥회의 약칭. 현재는 JEITA(사단업인 전자정보기술산업협회)로 개칭되었다.)의 기준을 사용하고 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것이 아니다. 상기 실시형태는 예시에 지나지 않으며 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고 동일한 작용효과를 가지는 것은 모두 본 발명의 기술적 범위에 포함된다.

Claims (7)

  1. CZ웨이퍼 표면에 열산화막을 형성하고 이 열산화막을 통해 이온주입을 해 이온주입층을 형성한 상기 CZ웨이퍼를 본드 웨이퍼로 하고, 이 본드 웨이퍼와 베이스 웨이퍼를 상기 열산화막을 통해 접합해 열처리를 가함으로써 상기 이온주입층에서 SOI 웨이퍼와 박리 웨이퍼로 분리하는 제조공정에서 부생된 상기 박리 웨이퍼에 적어도 연마를 하는 재처리를 가해 이 박리 웨이퍼를 본드 웨이퍼로 다시 SOI 웨이퍼의 제조공정에서 재이용하는 방법에서, 적어도,
    상기 사용하는 CZ웨이퍼를 전면이 N영역으로 이루어진 저결함 웨이퍼로 하고, 상기 재처리에서, 상기 SOI 웨이퍼의 제조공정에서 본드 웨이퍼에 행해지는 상기 열산화막 형성시 온도보다 고온에서 상기 박리 웨이퍼에 급속 가열 및 급속 냉각 열처리를 행하며, 재생연마에서 상기 박리 웨이퍼 표면의 연마여유를 2㎛를 초과하는 것으로 연마를 수행하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법.
  2. 제 1항에 있어서,
    상기 급속 가열 및 급속 냉각 열처리를 상기 박리 웨이퍼의 표면을 재생연마하는 공정 전에 행하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법.
  3. 제 1항에 있어서,
    상기 급속 가열 및 급속 냉각 열처리를 상기 박리 웨이퍼의 표면을 재생연마하는 공정 후에 행하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법.
  4. 제 1항에 있어서,
    상기 급속 가열 및 급속 냉각 열처리 온도를 1100℃ ~ 1300℃로 하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법.
  5. 제 2항에 있어서,
    상기 급속 가열 및 급속 냉각 열처리 온도를 1100℃ ~ 1300℃로 하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법.
  6. 제 3항에 있어서,
    상기 급속 가열 및 급속 냉각 열처리 온도를 1100℃ ~ 1300℃로 하는 것을 특징으로 하는 박리 웨이퍼를 재이용하는 방법.
  7. 삭제
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
FR2928775B1 (fr) * 2008-03-11 2011-12-09 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semiconducteur sur isolant
SG183670A1 (en) * 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
WO2011024619A1 (en) * 2009-08-25 2011-03-03 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
SG178179A1 (en) * 2009-10-09 2012-03-29 Semiconductor Energy Lab Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
FR2951869A1 (fr) * 2009-10-26 2011-04-29 Commissariat Energie Atomique Procede de realisation d'une structure a couche enterree par implantation et transfert
SG173283A1 (en) 2010-01-26 2011-08-29 Semiconductor Energy Lab Method for manufacturing soi substrate
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
JP2014082316A (ja) * 2012-10-16 2014-05-08 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
JP2014107357A (ja) * 2012-11-26 2014-06-09 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
FR3000293B1 (fr) * 2012-12-21 2015-02-20 Commissariat Energie Atomique Procede de recyclage d’un support de substrat
JP5888286B2 (ja) * 2013-06-26 2016-03-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6136786B2 (ja) * 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
US20180175008A1 (en) * 2015-01-09 2018-06-21 Silicon Genesis Corporation Three dimensional integrated circuit
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
CN113192823B (zh) * 2021-04-27 2022-06-21 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307413A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11316154A (ja) * 1998-05-01 1999-11-16 Shin Etsu Handotai Co Ltd 積層材料および光機能素子
KR20010101154A (ko) * 1999-10-14 2001-11-14 와다 다다시 Soi웨이퍼의 제조방법 및 soi 웨이퍼

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5131979A (en) * 1991-05-21 1992-07-21 Lawrence Technology Semiconductor EPI on recycled silicon wafers
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307413A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11316154A (ja) * 1998-05-01 1999-11-16 Shin Etsu Handotai Co Ltd 積層材料および光機能素子
KR20010101154A (ko) * 1999-10-14 2001-11-14 와다 다다시 Soi웨이퍼의 제조방법 및 soi 웨이퍼

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Publication number Publication date
EP2048697A1 (en) 2009-04-15
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