KR101482792B1 - Ｓｏｉ 웨이퍼의 제조 방법 - Google Patents

Ｓｏｉ 웨이퍼의 제조 방법 Download PDF

Info

Publication number
KR101482792B1
KR101482792B1 KR20080050893A KR20080050893A KR101482792B1 KR 101482792 B1 KR101482792 B1 KR 101482792B1 KR 20080050893 A KR20080050893 A KR 20080050893A KR 20080050893 A KR20080050893 A KR 20080050893A KR 101482792 B1 KR101482792 B1 KR 101482792B1
Authority
KR
South Korea
Prior art keywords
wafer
soi
soi layer
polishing
heat treatment
Prior art date
Application number
KR20080050893A
Other languages
English (en)
Other versions
KR20080106094A (ko
Inventor
쇼지 아키야마
요시히로 구보타
아츠오 이토
고이치 다나카
마코토 가와이
유우지 도비사카
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20080106094A publication Critical patent/KR20080106094A/ko
Application granted granted Critical
Publication of KR101482792B1 publication Critical patent/KR101482792B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Abstract

본 발명은, 적어도 실리콘 웨이퍼 또는 표면 상에 산화막을 형성한 실리콘 웨이퍼로 이루어지는 도너 웨이퍼에, 표면으로부터 수소 이온 또는 희가스 이온 또는 이들 중 양쪽 모두를 주입하여 이온 주입층을 형성하고, 도너 웨이퍼의 이온 주입면과, 이온 주입면과 접합시키는 핸들 웨이퍼의 표면 중 적어도 한쪽 면에 플라즈마 활성화 처리를 실시하며, 이들 면을 밀착시켜 접합시키고, 이온 주입층을 경계로 하여, 도너 웨이퍼를 기계적으로 박리함으로써 박막화하여 SOI층으로 한 후, 600℃-1000℃에서 열처리를 실시한 다음에, SOI층 표면을 화학적 기계 연마에 의해 10 ㎚-50 ㎚ 연마하는 SOI 웨이퍼의 제조 방법이다. 이것에 의해 SOI층 표면이 경면화되어 있고 그 막 두께 균일성이 높은 SOI 웨이퍼를 생산성 좋게 제조하는 방법이 제공된다.

Description

ＳＯＩ 웨이퍼의 제조 방법{METHOD FOR MANUFACTURING SOI WAFER}
본 발명은 SOI 웨이퍼의 제조 방법에 관한 것이며, 특히 2장의 웨이퍼를 접합시키고, 박리에 의해 박막의 SOI층을 형성하는 SOI 웨이퍼의 제조 방법에 관한 것이다.
기생 용량을 저감하고, 반도체 디바이스의 고성능화를 도모하기 위해, 절연체 상에 단결정 실리콘층을 형성한 SOI(Silicon on insulator) 웨이퍼가 널리 이용되고 있다. 최근에는 완전 공핍층형 SOI 디바이스를 제조하기 때문에, SOI층(절연체 상의 단결정 실리콘층)이 100 ㎚ 이하인 것과 박막 SOI의 수요가 높아지고 있다. 이것은 SOI층을 박막화함으로써, 디바이스의 고속화를 기대할 수 있기 때문이다.
SOI 웨이퍼를 제작하는 대표적인 방법 중 하나로서, 이온 주입 박리법이 있고, 그 중 하나로서, Smartcut법(등록 상표)을 들 수 있다. 이것은 단결정 실리콘 웨이퍼 또는 표면에 산화막을 형성한 단결정 실리콘 웨이퍼(도너 웨이퍼)에 수소 이온을 주입하고, 지지 웨이퍼(핸들 웨이퍼)에 접합시킨 후에, 500℃ 근방까지 가열하며, 수소 이온 주입 계면을 따라서 도너 웨이퍼를 박리하고, 단결정 실리콘 박 막을 핸들 웨이퍼에 전사하며, 그 후 박리에 의해 거칠어진 표면을 연마하여 경면(mirror surface)으로 만드는 방법 또는 아르곤 등의 불활성 가스 또는 수소를 첨가한 불활성 가스를 이용하여 고온(1100℃∼1200℃ 정도)에서 열처리를 행하여, 표면의 평활화를 행하는 방법이다{예컨대 일본 특허 제3048201호 공보, 일본 특허 공개 평11-145438호 공보나 A. J. Auberton-Herve et al., "SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS"[Electrochemical Society Proceedings Volume 99-3(1999) p.93-106]. 참조}.
그러나, 이 방법에는 몇 개의 문제점이 있다. 도너 웨이퍼의 박리를, 마이크로 캐비티(micro cavities)라고 불리는 매우 작은 공동을 수소 이온 주입 계면에서 발생시키는 열처리로 행하기 때문에, 박리 후의 표면에 비교적 큰 표면 거칠기가 발생한다. SOI의 과학 제2장, Realize사에 의하면, 1×1 ㎛ 의 매우 좁은 영역에서조차, P-V(Peak to Valley)로 65 ㎚정도의 고저차(高低差)가 발생한다. 웨이퍼 전역을 고려하면, 100 ㎚ 이상의 고저차가 발생하고 있는 것으로 생각된다. 이 때문에 연마에 의해 SOI층 표면을 연마하고, SOI층 표면의 요철을 없애기 위해서는 100 ㎚∼150 ㎚ 이상의 연마가 필요하게 된다.
일반적으로, 화학적 기계 연마(CMP: Chemical Mechanical Polishing)라고 불리는 연마 공정에서는, 면내를 균일하게 원하는 두께까지 정확히 연마하는 것은 어렵다. 이것은 연마에 관한 각종 요인(압력, 슬러리의 공급량 등)의 면내의 밸런스나 연마 천의 조건을 항상 일정하게 해 두는 것이 어렵기 때문이다. 예로서 도너 웨이퍼 박리 직후의, 막 두께가 250 ㎚인 SOI층을 100 ㎚까지 연마하는 것을 고려하면, 임시로 연마 스톡 제거(polising stock removal)의 면내 불균일성이 ±10%가 되어도 얻어지는 SOI층의 막 두께는 85 ㎚∼115 ㎚가 되고, 30%의 막 두께 변동이 되어 버린다.
한편, 열처리에 의해서 SOI층 표면을 평탄화시키는 방법이지만, SOI층 표면의 요철을 열처리로 평탄화시키기 위해서는, 통상 1100℃ 이상에서 장시간 열처리가 요구된다. 열처리가 가해짐으로써, 고온 처리에 의한 오염의 관리나 비용 상승, 생산성 저하라고 하는 문제가 발생한다. 또한 단결정 실리콘 이외의 기판, 예컨대 석영 기판 등은 유리 전위 온도가 1050℃ 근방이고, 고온 열처리에 의한 표면 평탄화 처리를 실시하는 것이 어려운 경우도 있어서, 이 방법은 바람직하지 않다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, SOI층 표면이 경면화되고 그 막 두께 균일성이 높은 SOI 웨이퍼를 생산성 좋게 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해, 적어도, 실리콘 웨이퍼 또는 표면 상에 산화막을 형성한 실리콘 웨이퍼로 이루어지는 도너 웨이퍼에, 표면으로부터 수소 이온 또는 희가스(rare gas) 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층을 형성하고, 상기 도너 웨이퍼의 이온 주입한 면과, 이 이온 주입한 면에 접합되는 핸들 웨이퍼의 표면 중 적어도 한쪽 면에 플라즈마 활성화 처리를 실시하며, 상기 도너 웨이퍼의 이온 주입한 면과, 상기 핸들 웨이퍼의 표면을 밀착시켜 접합시키고, 상기 이온 주입층을 경계로 하여, 상기 도너 웨이퍼를 기계적으로 박리함으로써 박막화하여 SOI층으로 한 후, 600℃-1000℃에서 열처리를 실시한 다음에, 상기 SOI층 표면을 화학적 기계 연마에 의해 10 ㎚-50 ㎚ 연마하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법을 제공한다.
이와 같이, SOI 웨이퍼를 제조할 때, 도너 웨이퍼에, 표면으로부터 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 형성한 이온 주입층을 경계로 하여, 상기 도너 웨이퍼를 기계적으로 박리함으로써 박막화하여 SOI층으로 하기 때문에, 이 박리 직후의 SOI층 표면의 거칠기(고저 차)를 50 ㎚ 이하로 하는 것이 가능하다. 즉, 박리 직후라도 비교적 평활한 표면을 갖는 SOI층을 얻을 수 있고, Smartcut법과 같이 열처리에 의해 박리하는 경우보다, 박리 직후의 표면 거칠기를 작게 할 수 있다. 이 때문에 추후에 행하는 화학적 기계 연마에서의 연마 스톡 제거를 최소화하는 것이 가능하게 된다.
다음에, 열처리를 실시하여 박리 직후의 SOI층에서의 이온 주입 손상을 저감한다. 이 때, 열처리 온도를 600℃ 이상으로 함으로써, 상기 이온 주입 손상을 개선할 수 있다. 또한 열처리 온도를 1000℃ 이하로 함으로써, 고온에 의한 로(爐) 내로부터의 중금속의 오염을 막을 수 있고, 더 나아가서는 필요 이상으로 비용을 들이지 않고 마칠 수 있다.
반대로, 열처리 온도가 600℃ 미만인 경우에는, 박리 직후의 SOI층에서의 이온 주입 손상을 충분히 개선할 수 없고, 이것을 원인으로서 결함이 발생하여 디바이스 특성의 악화를 야기하는 요인이 된다. 또한 열처리 온도가 1000℃를 초과하면, SOI 웨이퍼에 금속 오염이 발생하거나, 비용 상승의 원인이 된다.
또한 이 후, SOI층 표면을 화학적 기계 연마에 의해 연마한다. 전술한 바와 같이, 본 발명에서는 도너 웨이퍼를 기계적으로 박리하여 SOI층을 얻고, 박리 직후의 SOI층 표면의 거칠기는 비교적 평활하기 때문에, 표면을 10 ㎚-50 ㎚의 두께만 연마하면, SOI층 표면을 충분히 경면화할 수 있고, 이 표면을 통상의 연마된 웨이퍼와 동등한 경면 레벨로 마무리할 수 있다. 또한, 연마 스톡 제거를 50 ㎚ 이하로 함으로써, 연마에 의해 SOI층의 막 두께 불균일성이 악화되는 것을 막을 수 있다. 따라서, 최종적으로 SOI층의 막 두께 균일성이 높은 SOI 웨이퍼를 얻을 수 있다.
반대로, 연마 스톡 제거가 10 ㎚ 미만인 경우에는 SOI층 표면의 경면화가 불충분하게 되고, 50 ㎚를 초과하여 연마하는 경우에는 SOI층에 있어서 양호한 막 두께 균일성을 얻을 수 없다.
이상과 같이, 본 발명의 SOI 웨이퍼의 제조 방법에 따르면, SOI 웨이퍼를 제조할 때, 도너 웨이퍼를 박막화하여 SOI층으로 하는 것을 기계적인 박리에 의해 행하고, 600℃-1000℃에서 열처리하며, SOI층 표면의 화학적 기계 연마에 의한 10 ㎚-50 ㎚의 연마를 더 행하기 때문에, SOI층의 막 두께가 균일하고 표면이 경면화된 SOI 웨이퍼를, 비용을 들이지 않고 생산성 높게 얻는 것이 가능하다.
또한, 본 발명은, 적어도, 실리콘 웨이퍼 또는 표면 상에 산화막을 형성한 실리콘 웨이퍼로 이루어지는 도너 웨이퍼에, 표면으로부터 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층을 형성하고, 상기 도너 웨이퍼의 이온 주입한 면과, 이 이온 주입한 면에 접합되는 핸들 웨이퍼의 표면 중 적어도 한쪽 면에 플라즈마 활성화 처리를 실시하며, 상기 도너 웨이퍼의 이온 주입한 면과, 상기 핸들 웨이퍼의 표면을 밀착시켜 접합시키고, 상기 이온 주입층을 경계로 하여, 상기 도너 웨이퍼를 기계적으로 박리함으로써 박막화하여 SOI층으로 한 후, 600℃-1000℃에서 열처리를 실시한 다음에, 상기 SOI층 표면을 GCIB 처리에 의해 10 ㎚-50 ㎚ 에칭하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법을 제공한다.
이와 같이, SOI 웨이퍼의 제조에 있어서, 도너 웨이퍼를 기계적으로 박리함으로써 박막화하여 SOI층으로 하기 때문에, 이 박리 직후의 SOI층 표면은 비교적 평활하며, 추후에 행하는 GCIB 처리에서의 에칭 스톡 제거(etching stock removal) 를 최소화할 수 있다.
또한, 600℃-1000℃에서의 열처리에 의해서, 고온에 의한 금속 오염을 막고, 박리 직후의 SOI층에서의 이온 주입 손상을 비용을 들이지 않고 개선할 수 있다.
그리고 GCIB(Gas Cluster Ion Beam: 가스 클러스터 이온 빔) 처리에 의해, SOI층 표면을 10 ㎚-50 ㎚ 에칭하기 때문에, SOI층 표면을 경면화할 수 있고, 막 두께 불균일성이 악화되는 것을 막으며, SOI층의 막 두께 균일성이 높은 SOI 웨이퍼를 제조하는 것이 가능하다.
이 때, 상기 GCIB 처리 후의 SOI층 표면을 화학적 기계 연마에 의해 10 ㎚-30 ㎚ 연마할 수 있다.
이와 같이, GCIB 처리 후의 SOI층 표면을 화학적 기계 연마에 의해 10 ㎚-30 ㎚ 연마하는 것이 가능하고, 이것에 의해서 SOI층 표면의 경면화를 촉진할 수 있다.
이 때, 상기 핸들 웨이퍼를, 실리콘 웨이퍼, 표면 상에 산화막을 형성한 실리콘 웨이퍼, 석영 웨이퍼, 유리 웨이퍼, 알루미나(사파이어) 웨이퍼, SiC 웨이퍼, 질화알루미늄 웨이퍼 중 어느 하나로 할 수 있다.
본 발명에서 사용하는 핸들 웨이퍼는 제작하는 반도체 디바이스의 목적에 따라, 이들 중에서 적절하게 선택할 수 있다.
또한, 상기 도너 웨이퍼의 이온 주입한 면과, 상기 핸들 웨이퍼의 표면을 밀착시켜 접합시킨 후, 400℃ 이하의 열처리를 실시한 다음에, 상기 이온 주입층을 경계로 하여, 상기 도너 웨이퍼를 기계적으로 박리하는 것이 바람직하다.
이와 같이, 도너 웨이퍼와 핸들 웨이퍼를 접합시킨 후, 400℃ 이하의 열처리를 실시한 다음에, 기계적으로 도너 웨이퍼를 박리하면, 도너 웨이퍼와 핸들 웨이퍼의 접합의 강도를 높일 수 있고, 도너 웨이퍼를 박리할 때에 불량의 발생을 감소시킬 수 있다.
그리고, 상기 화학적 기계 연마 또는 GCIB 처리 후의 SOI층 표면의 거칠기의 RMS값을 0.5 ㎚ 이하로 할 수 있다.
이와 같이, 본 발명의 SOI 웨이퍼의 제조 방법에 따르면, 화학적 기계 연마 또는 GCIB 처리 후의 SOI층 표면의 거칠기의 RMS값을 0.5 ㎚ 이하로 할 수 있고, SOI층 표면을, 통상의 연마된 웨이퍼와 동등한 경면 레벨로 마무리할 수 있다.
본 발명의 SOI 웨이퍼의 제조 방법에 따르면, 이온 주입에 의한 손상을 제거할 수 있고, 표면이 경면화되며, 막 두께 균일성이 우수한 SOI층을 갖는 고품질의 SOI 웨이퍼를 생산성 높게 제조하는 것이 가능하다.
이하에서는, 본 발명의 실시형태를 도면을 참조하여 설명하지만, 본 발명은 이에 한정되는 것이 아니다.
도 1은 본 발명의 SOI 웨이퍼의 제조 방법의 공정의 일례를 도시하는 공정도이다. (공정 A: 도너 웨이퍼와 핸들 웨이퍼의 준비)
우선, 도 1의 (A)에 도시하는 바와 같이, 표면 상에 산화막을 형성한 실리콘 웨이퍼로 이루어지는 도너 웨이퍼(10)와, 핸들 웨이퍼(20)를 준비한다.
또한, 이하에서는 도너 웨이퍼(10)로서 표면 상에 산화막을 형성한 실리콘 웨이퍼를 이용하는 경우에 대해서 설명하지만, 이에 한정되지 않고, 표면에 산화막이 없는 실리콘 웨이퍼를 이용할 수도 있다.
한편, 핸들 웨이퍼(20)로서, 이 경우, 예컨대 실리콘 웨이퍼, 표면 상에 산화막을 형성한 실리콘 웨이퍼, 석영 웨이퍼, 유리 웨이퍼, 알루미나(사파이어) 웨이퍼, SiC 웨이퍼, 질화알루미늄 웨이퍼 중 어느 하나를 이용할 수 있다.
또한, 도너 웨이퍼(10)로서, 실리콘 웨이퍼를 이용하는 경우, SOI 구조로 하기 위해서, 핸들 웨이퍼(20)로서, 표면 상에 산화막을 형성한 실리콘 웨이퍼 등을 이용할 수 있다.
핸들 웨이퍼(20)는 제작하는 반도체 디바이스의 목적에 따라서, 상기한 것 중에서 적절하게 선택하도록 하면 좋다. 물론, 이것 이외의 재료를 이용할 수도 있다. 단, 도너 웨이퍼(10)와 핸들 웨이퍼(20)의 조합은, 접합시켜 최종적으로 SOI 구조(절연체 상에 SOI층이 형성된 구조)를 형성할 수 있는 조합으로 할 필요가 있다.
여기서는, 핸들 웨이퍼(20)로서 실리콘 웨이퍼를 이용한 경우에 대해서 설명한다.
(공정 B: 이온 주입)
다음에, 도 1의 (B)에 도시하는 바와 같이, 도너 웨이퍼(10)의 표면(이온 주입면)(12)으로부터, 내부에 수소 이온을 주입하여 이온 주입층을 형성한다.
이 이온 주입층의 형성에는 수소 이온뿐만 아니라, 희가스 이온 또는 수소 이온과 희가스 이온 양쪽 모두를 이온 주입하여도 좋다. 주입 에너지, 주입 선량, 주입 온도 등 그 외의 이온 주입 조건도, 소정 두께의 박막을 얻을 수 있도록 적절하게 선택하면 좋다. 구체예로서는, 주입시의 웨이퍼의 온도를 250℃∼350℃로 하고, 이온 주입 깊이를 0.5 ㎛로 하며, 주입 에너지를 20 keV∼100 keV로 하고, 주입 선량을 1×1016∼1×1017/cm2로 하는 것을 들 수 있지만, 이들에 한정되지 않는다.
또한, 도 1에 도시하는 예와 같이, 도너 웨이퍼(10)로서 표면에 실리콘 산화막을 형성한 실리콘 웨이퍼를 이용하고, 실리콘 산화막을 통하여 이온 주입을 행하면, 주입 이온의 채널링을 억제하는 효과를 얻을 수 있으며, 이온의 주입 깊이의 불균일성을 보다 억제할 수 있다. 이것에 의해, 보다 막 두께 균일성이 높은 SOI층을 형성할 수도 있다.
(공정 C: 플라즈마 활성화 처리)
이 후, 도 1의 (C)와 같이, 도너 웨이퍼(10)의 이온 주입한 면(12)과, 핸들 웨이퍼(20)의 접합되는 면(22)에 플라즈마 활성화 처리를 실시한다.
물론, 도너 웨이퍼(10)의 이온 주입한 면(12)과 핸들 웨이퍼(20)의 접합시키는 면(22) 중 어느 한쪽 면에만 플라즈마 활성화 처리를 실시하여도 좋다.
플라즈마 활성화 처리를 실시한 면은 OH 기가 증가하는 등 활성화된다. 따라서 이 상태로, 도너 웨이퍼의 이온 주입한 면(12)과 핸들 웨이퍼의 접합되는 면(22)을 밀착시키면, 수소 결합 등에 의해, 이들의 웨이퍼들을 서로 더 견고하게 접합시킬 수 있다.
플라즈마 활성화 처리에 있어서는, 진공 챔버 중에 RCA 세정 등의 세정을 한 피처리 웨이퍼를 적재하고, 플라즈마용 가스를 도입한 후, 이 웨이퍼를 100 W 정도의 고주파 플라즈마에 5∼30초 정도 노출하여, 표면을 플라즈마 처리한다. 플라즈마용 가스로서, 예컨대 표면에 산화막을 형성한 단결정 실리콘 웨이퍼를 처리하는 경우에는 산소 가스의 플라즈마를 이용하고, 표면에 산화막을 형성하지 않은 단결정 실리콘 웨이퍼를 처리하는 경우에는 수소 가스, 아르곤 가스, 또는 이들 혼합 가스 또는 수소 가스와 헬륨 가스의 혼합 가스를 이용할 수 있다. 또한 불활성 가스의 질소 가스를 이용하여도 좋다.
(공정 D: 도너 웨이퍼와 핸들 웨이퍼의 접합 )
다음에, 도 1의 (D)와 같이, 도너 웨이퍼(10)의 이온 주입한 면(12)과 핸들 웨이퍼(20)의 접합되는 면(22)을 밀착시킨다.
이와 같이, 표면 활성화 처리를 한 표면을 접합면으로 하여, 예컨대 감압 또는 상압 하, 실온에서 웨이퍼를 밀착시키면, 고온 처리를 실시하지 않아도, 양쪽 웨이퍼를 추후의 기계적 박리에 견딜 수 있을 만큼 충분히 견고하게 접합시킬 수 있다.
(공정 D': 결합 열처리)
또한, 이 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 밀착시키는 공정 후, 이 밀착한 웨이퍼를 400℃ 이하에서 열처리하는 열처리 공정을 행하면 좋다.
이와 같이, 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 밀착시킨 후, 이 밀착한 웨이퍼를, 400℃ 이하, 예컨대 100℃∼400℃에서 열처리함으로써, 도너 웨이퍼(10) 와 핸들 웨이퍼(20)의 접합 강도를 높일 수 있다. 특히 열처리 온도가 100℃∼300℃이면, 이종 재료의 웨이퍼의 접합으로도 열팽창 계수의 차이에 의한 열 왜곡, 균열, 박리 등이 발생할 우려가 적다. 접합 강도를 높이면, 박리 공정에서의 불량의 발생을 감소시킬 수 있다.
또한 이러한 저온도에서의 열처리의 경우에는, Smartcut법의 열박리와는 달리, 마이크로 캐비티라고 불리는 미소한 공동이 이온 주입 계면에서 발생하지 않기 때문에, 다음 공정에서 도너 웨이퍼의 일부를 기계적으로 박리하여 형성되는 SOI층 표면에서, 표면 거칠기가 현저히 커지는 경우도 없다.
(공정 E: 도너 웨이퍼의 기계적 박리)
다음에, 도 1의 (E)와 같이, 접합된 웨이퍼에 기계적 외력을 가함으로써, 도너 웨이퍼(10) 일부의 박리를 행하고, 도너 웨이퍼(10)를 박막화하여 SOI층(31)이 된다.
예컨대 도너 웨이퍼(10)와 핸들 웨이퍼(20)의 이면(접합면과는 반대측의 면)을 유지 지그(holding jig)에 의해 유지하고, 양쪽 유지 지그를 이격시키는 힘을 가하면서 이온 주입층 부근에 쐐기형 부재, 또는 공기, 질소 가스, 순수 등의 고압 유체 등으로 외부 충격을 부여하여 도너 웨이퍼(10)의 박리를 시작하며, 양 유지 지그를 상대적으로 분리해 감으로써, 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 외부 충격을 부여한 일단부로부터 타단부를 향해 이온 주입층에서 순차 이격시켜, 도너 웨이퍼(10)를 박리할 수 있다.
이와 같이, 본 발명에 있어서는, 우선 도너 웨이퍼(10)를 기계적으로 박리하 여 박막화하고, SOI층(31)을 갖는 SOI 웨이퍼(30)를 제작한다. 이와 같이 하여 제작된 SOI 웨이퍼(30)의 SOI층(31)에서는, Smartcut법에 의한 열박리와는 박리 메카니즘이 다르기 때문에, 박리 직후의 SOI층(31) 표면의 표면 거칠기는 PV값으로 50 ㎚ 이하로 억제할 수 있어, 평활한 표면을 얻을 수 있다. 즉 추후에 행하는 공정 G의 화학적 기계 연마(또는 공정 G'의 GCIB 처리)에서의 연마 스톡 제거(에칭 스톡 제거)를 최소로 할 수 있고, 그 결과, 연마 등에 의해 SOI층의 막 두께 균일성이 악화되는 것을 현저히 억제할 수 있다.
한편, Smartcut법에 의한 열박리에서는 1×1 ㎛의 영역에서, PV값으로 65 ㎚ 정도의 고저차가 발생하고, 웨이퍼 전역으로는 100 ㎚ 이상의 고저차가 발생하고 있는 것으로 생각된다. 즉, 연마 등에 의해 제거해야 하는 두께가 증가되고, 최종적인 SOI층의 막 두께를 면내에서 균일하게 하는 것이 어려워진다.
(공정 F: 이온 주입 손상 회복을 위한 열처리)
그리고, 상기와 같이 기계적 박리를 행하여 제작한 SOI 웨이퍼(30)에 대하여, 600℃-1000℃의 열처리를 실시한다. 이것에 의해, 도 1의 (F)와 같이, 이온 주입에 의한 손상을 개선한 SOI층(31')을 갖는 SOI 웨이퍼(30')를 얻는다.
박리 직후의 SOI층(31) 중에는, 공정 B(이온 주입)에서 행한 이온 주입에 의한 손상층이 형성되어 있다. 예컨대 SOI의 과학 제2장에, Realize사에 의해, 박리 직후의 SOI층에는 박리 계면(즉 SOI층 표면)으로부터 이온 주입 손상층이 약 0.12 ㎛ 정도 넓어져 있는 것이 개시되어 있다. 이러한 손상은, 이것을 원인으로서 결정 결함이 발생하고, 디바이스 특성을 악화시키는 요인으로 될 수 있다. 이 때문에, 상기 이온 주입 손상층을 회복시킬 필요가 있다.
그래서, 본 발명에서는 박리 후에 열처리를 행함으로써, 이 손상을 저감하고, 이온 주입 손상층을 회복시킨다. 또한, 이 열처리에 의해 SOI층 표면의 거칠기도 어느 정도 개선되는 것으로 생각된다.
이 때, 열처리 온도를 600℃ 이상으로 함으로써, 이온 주입 손상층을 회복시킬 수 있다. 이것보다 낮은 열처리 온도이면, 손상을 저감시키는 것이 어렵고, 열처리 후에도 이온 주입 손상층이 잔존한다.
한편, 열처리 온도를 1000℃ 이하로 함으로써, 열처리 로에서의 중금속 오염을 막는 것이 가능하다. 또한, 필요 이상으로 고온으로 하지 않기 때문에, 필요 이상의 비용 상승을 막을 수 있다.
또한, 핸들 웨이퍼로서, 예컨대 유리 전이 온도가 1050℃ 근방인 석영 웨이퍼 등을 이용하는 경우라도, 열처리 온도가 1000℃ 이하이기 때문에, 열처리를 실시하는 것이 가능하다.
또한, 이 열처리의 분위기로서는 아르곤 등의 불활성 가스 분위기 또는 이 불활성 가스와 수소의 혼합 가스 분위기로 할 수 있다.
또한, 이용하는 열처리 로는 특별히 한정되지 않고, 예컨대 저항 가열 히터에 의한 것, 또는 램프 가열에 의한 것(급속 가열·급속 냉각 장치) 등을 이용할 수 있다. 급속 가열·급속 냉각 장치를 이용하면, 단시간에 보다 효율적으로 열처리를 행할 수 있다.
(공정 G: 화학적 기계 연마)
다음에, 이와 같이 하여 이온 주입 손상층이 회복된 SOI 웨이퍼(30')에 대하여, 화학적 기계 연마법(CMP법)에 의해서, SOI층(31') 표면을 10 ㎚-50 ㎚ 연마한다. 이것에 의해, 도 1의 (G)에 도시하는 바와 같이, SOI층(31'') 표면이 경면화된 SOI 웨이퍼(30'')를 얻을 수 있다.
도 2에 일반적인 CMP 장치의 일례의 개략을 도시한다. 이 CMP 장치(200)는 연마가 행해지는 본체(201)와 연마 슬러리 공급 기구(202)로 이루어져 있다.
본체(201)에는 원반형 연마 정반(203)이 수평 배치되어 있다. 연마 정반(203)의 상면에는 연마 천(204)이 접착되어 있다. 연마 천(204)의 연직 상측에는 피처리 웨이퍼(W)를 유지하면서 연마 압력을 부여하는 연마 헤드(205), 및 연마 슬러리(206)를 공급하기 위한 노즐(207)이 설치되어 있다. 연마 정반(203) 및 연마 헤드(205)는 모터 등에 의해 개별로 회전 구동된다.
또한, 연마 슬러리 공급 기구(202)에는 연마 슬러리(206)를 저장한 탱크(208)나 그 유량을 조정하기 위한 펌프가 배치되어 있고, 연마 슬러리(206)를 탱크(208)로부터 노즐(207)을 통해서 연마 천(204)에 공급할 수 있다.
또한, 연마 천(204)에는, 예컨대 부직포에 우레탄 수지를 함침(含浸)한 것 도는, 우레탄을 발포시킨 것 등을 이용할 수 있다. 또한 연마 슬러리(206)로서는 콜로이달실리카를 분산시킨 알칼리 수용액으로 할 수 있다.
이들 연마 천(204), 연마 슬러리(206), 또한 다른 기구는 특별히 한정되는 것이 아니고, 예컨대 종래와 같은 것으로 할 수 있다. 연마 조건 등에 따라서 적절한 것을 선택할 수 있다.
이러한 CMP 장치(200)를 이용하여, 피처리 웨이퍼(W)[SOI 웨이퍼(30')]를, 연마 헤드(205)에 의해 유지한 상태이고, 연마 헤드(205)와 연마 정반(203)이 수평면 내에서의 같은 방향으로 회전하고 있는 상태로, 연마 슬러리(206)에 침지된 연마 천(204)에 압박한다. 이것에 의해 웨이퍼(W)와 연마 천(204)이 상대 운동하고, SOI 웨이퍼(30')의 SOI층(31') 표면을 연마할 수 있다.
또한, 연마시의 SOI 웨이퍼(30')에의 하중이나 연마 슬러리(206)의 유량 등의 연마 조건은 목적에 따라서 적절하게 결정할 수 있고, 특별히 한정되지 않는다.
단, 연마하는 SOI층(31')의 가공 스톡 제거는 10 ㎚-50 ㎚의 범위 내이다.
여기서, 공정 G(화학적 기계 연마)에서의 연마 스톡 제거를 10 ㎚-50 ㎚의 범위로 설정하는 것에 대해서 상술한다.
본 발명에서는, 전술한 바와 같이, 공정 E(도너 웨이퍼의 기계적 박리)에서 도너 웨이퍼(10)를 박리하여 SOI층(31)으로 할 때, 열박리가 아닌 기계적으로 박리를 행하고 있다. 이 때문에 비교적 평활한 표면을 갖는 SOI층을 얻을 수 있다. 따라서, 본 발명에서는, 박리 직후의 SOI층(31) 표면의 거칠기, 더 나아가서는 공정 F(이온 주입 손상 회복을 위한 열처리)에서의 열처리 후의 SOI층(31') 표면의 거칠기는 Smartcut법과 같은 열박리의 경우에 비하면 거칠기가 현저하게 작고, 이 공정 G에서 화학적 기계 연마를 행할 때에, 그 연마 스톡 제거를 충분히 작게 하는 것이 가능하며, 50 ㎚ 이하로 할 수 있다. 단, 당연히 경면화하기 위해서는 어느 정도의 연마가 필요하고, 구체적으로는 10 ㎚ 이상 연마해야 한다.
이러한 연마 스톡 제거의 범위로 SOI층(31') 표면의 화학적 기계 연마를 행 함으로써, 통상의 연마된 웨이퍼의 표면과 동등한 경면 레벨(예컨대 표면 거칠기의 RMS값이 0.5 ㎚ 이하)로 하는 것이 가능해진다. 또한 연마 스톡 제거가 종래의 경우(열박리한 경우에서는 100 ㎚ 이상이 필요)와는 달리 50 ㎚ 이하이기 때문에, 연마 후의 SOI층(31'')의 막 두께 균일성의 악화를 현저히 저감할 수 있다.
예컨대, 종래에서는 최종적인 SOI층의 막 두께를 100 ㎚로 하고, 연마 스톡 제거가 150 ㎚이며, 연마 장치 등에 기인으로 하는 연마의 면내 불균일성이 ±10%일 때, 연마 후에 얻어지는 SOI층의 막 두께는 85 ㎚-115 ㎚가 되고, 30%의 막 두께 불균일성이 된다. 또한 연마 스톡 제거가 100 ㎚인 경우, 연마 후에 얻어지는 SOI층의 막 두께는 90 ㎚-110 ㎚가 되고, 20%의 막 두께 변동이 된다.
한편, 본 발명에서는, 연마 스톡 제거가 최대로도 50 ㎚ 이기 때문에, 연마 후에 얻어지는 SOI층의 막 두께는 95 ㎚-105 ㎚가 되고, 막 두께 불균일성을 10% 이하로 하는 것이 가능하다.
또한, 이와 같이 연마 스톡 제거가 최소화되었기 때문에, 당연히 연마에 요구되는 비용이나 시간을 저감할 수도 있다.
이상과 같은 본 발명의 SOI 웨이퍼의 제조 방법에 의해, 도너 웨이퍼(10)의 박리를 기계적으로 행하고, 그 후에 600℃-1000℃에서 열처리를 행한 후, 화학적 기계 연마에 의해서 10 ㎚-50 ㎚만큼 SOI층 표면을 연마함으로써, SOI층의 막 두께 균일성이 악화되는 것을 매우 효과적으로 방지하면서 표면을 경면화할 수 있고, 또한 비용을 들이지 않고 생산성 높게 고품질의 SOI 웨이퍼(30'')를 제조할 수 있다.
그런데, 상기와 같이 화학적 기계 연마를 이용한 경우 외에, GCIB 처리를 이 용한 본 발명의 SOI 웨이퍼의 제조 방법에 의해서도, 상기와 같은 고품질의 SOI 웨이퍼를 제조할 수 있다. 이하에서는 이 GCIB 처리를 이용한 경우의 SOI 웨이퍼의 제조 방법에 대해서 진술한다.
우선, 이 제조 방법에서는, 공정 A(도너 웨이퍼와 핸들 웨이퍼의 준비)부터 공정 F(이온 주입 손상 회복을 위한 열처리)는, 상기의 화학적 기계 연마를 이용한 SOI 웨이퍼의 제조 방법과 같은 공정으로 할 수 있다(도 1 참조).
(공정 G': GCIB 처리)
그리고, 이 후 GCIB 처리에 의해서, SOI층 표면을 10 ㎚-50 ㎚ 에칭한다.
도 3에 일반적인 GCIB 처리 장치의 일례를 개략적으로 도시한다. 이 GCIB 처리 장치(300)에는 주로 원료 가스가 도입되고, 진공 중에서 단열 팽창시키는 가스 클러스터(gas cluster)(덩어리형 원자 집단) 생성부(301), 가스 클러스터를 이온화시키는 이온화 전극(302), 가스 클러스터 이온을 가속 전압에 의해 가속시키는 가속 전극(303)으로 구성되어 있다. 또한 가스 클러스터 생성부(301)와 대면하는 위치에는 피처리 웨이퍼(W)를 유지하는 기구(304)가 구비되어 있다. 이 외, 배기를 위한 펌프(도시 생략)가 설치되어 있다.
이와 같이, 본 발명에서 이용할 수 있는 GCIB 처리 장치(300)는 특별히 한정되지 않고, 종래부터 이용되고 있는 것과 같은 것으로 할 수 있다.
이러한 GCIB 처리 장치(300)를 이용하여, 생성부(301)에서 가스 클러스터를 생성하고, 이 가스 클러스터에 전자를 공급하여 가스 클러스터 이온을 제공하고, 가속 전압에 의해 가스 클러스터를 가속하여, 유지 기구(304)에 의해 유지된 피처 리 웨이퍼(W)의 표면에 가스 클러스터 이온을 조사한다.
피처리 웨이퍼(W)의 표면에서 충돌한 가스 클러스터 이온, 즉 덩어리형 원자 클러스터(massive atom clustor)는 붕괴되고, 피처리 웨이퍼(W)의 표면을 따라서 유동하여, 피처리 웨이퍼(W)의 표면을 에칭해 간다.
또한, 원료 가스에는 예컨대 SF6 등을 이용할 수 있다. 또한, 이온화 전극(302)에 인가하는 전류, 가속 전극(303)에 인가하는 전압 등의 조건은 특별히 한정되지 않고, 원하는 에칭 조건을 얻을 수 있도록, 적절하게 결정할 수 있다.
단, 에칭하는 SOI층의 두께는 10 ㎚-50 ㎚ 범위이고, 이러한 에칭 스톡 제거의 범위이면, 화학적 기계 연마의 경우와 마찬가지로, SOI층의 막 두께 균일성을 저하시키지 않으며, 통상의 연마된 웨이퍼와 동등한 경면 레벨로 할 수 있다.
즉, 도 1의 (G)와 같은, 표면이 경면이고 막 두께 균일성이 양호한 SOI층(31'')을 갖는 SOI 웨이퍼(30'')를 얻을 수 있다.
또한 상기 GCIB 처리 후에는, SOI층 표면의 경면화를 촉진하기 위해, 필요에 따라서, 추가로 화학적 기계 연마에 의해 SOI층 표면을 최소한(예컨대 10 ㎚-30 ㎚) 연마할 수도 있다.
[실시예]
이하, 본 발명의 SOI 웨이퍼의 제조 방법에 대해서, 실시예 및 비교예에 의해 더 구체적으로 설명한다.
(실시예 1-6, 비교예 1-5)
도너 웨이퍼로서 직경이 150 mm인 실리콘 웨이퍼를 준비하고, 그 표면에 열산화에 의해 실리콘 산화막을 100 ㎚ 형성하였다. 이 웨이퍼에 실리콘 산화막을 통해서 수소 이온을 주입하고, 이온 주입층을 형성하였다. 이온 주입 조건은 주입 에너지를 35 keV, 주입 선량을 9×1016/cm2로 하고, 주입 깊이는 추후의 화학적 기계 연마 공정의 연마 스톡 제거(또는 GCIB 처리 공정의 에칭 제거)에 맞춰 적절하게 조정하였다.
또한, 핸들 웨이퍼로서 직경 150 mm의 실리콘 웨이퍼를 준비하였다.
다음에, 플라즈마 처리 장치를 이용하여, 플라즈마용 가스로서 질소 가스를 도입함으로써, 준비한 도너 웨이퍼의 이온 주입면, 핸들 웨이퍼의 표면에 표면 활성화 처리를 실시하였다.
그리고, 이들 웨이퍼를 실온에서 접합시켜, 300℃에서 30분간 열처리를 행한 후, 이온 주입층을 경계로 하여 도너 웨이퍼의 일부를 기계적으로 박리하고, 핸들 웨이퍼의 표면 상에 SOI층을 형성한 SOI 웨이퍼를 제작하였다.
이 SOI 웨이퍼에 대하여, 아르곤과 수소의 혼합 분위기 하에서, 열처리 온도를 여러 가지 변경하여 30분간 열처리를 실시하였다.
또한 도 2에 도시하는 CMP 장치를 이용하여 화학적 기계 연마에 의해 SOI층 표면을 연마 스톡 제거를 변경하여 연마하였다.
연마 천은 우레탄을 발포시킨 것을 이용하고, 연마 슬러리는 콜로이달 실리카를 분산한 알칼리 수용액을 이용하였다.
그리고, 이러한 공정을 통하여, 최종적으로 막 두께가 100 ㎚인 SOI층을 갖는 SOI 웨이퍼를 얻었다.
또한, 상기 열처리 온도, 연마 스톡 제거의 조건을 이하에 나타낸다.
실시예 1: 열처리 온도 600℃, 연마 스톡 제거 10 ㎚
실시예 2: 열처리 온도 600℃, 연마 스톡 제거 30 ㎚
실시예 3: 열처리 온도 600℃, 연마 스톡 제거 50 ㎚
실시예 4: 열처리 온도 980℃, 연마 스톡 제거 10 ㎚
실시예 5: 열처리 온도 980℃, 연마 스톡 제거 30 ㎚
실시예 6: 열처리 온도 980℃, 연마 스톡 제거 50 ㎚
비교예 1: 열처리 온도 550℃, 연마 스톡 제거 30 ㎚
비교예 2: 열처리 온도 1050℃, 연마 스톡 제거 30 ㎚
비교예 3: 열처리 온도 600℃, 연마 스톡 제거 5 ㎚
비교예 4: 열처리 온도 600℃, 연마 스톡 제거 60 ㎚
비교예 5: 열처리 온도 1100℃, 연마 스톡 제거 100 ㎚
이상과 같이 하여 제조된 SOI 웨이퍼의 SOI층 표면 거칠기 및 막 두께 균일성에 대해서 조사를 행한 바, 열처리 온도가 600℃-1000℃의 범위이고, 연마 스톡 제거가 10 ㎚-50 ㎚의 범위인 본 발명을 실시한 실시예 1-6에서는, 모두 SOI층 표면의 거칠기의 RMS값이 0.5 ㎚ 이하로 저감되어 충분히 경면화되어 있고, 또한 SOI층의 막 두께는 면 내에서 95 ㎚-105 ㎚의 범위 내이며, 막 두께 불균일성을 10% 이내로 억제할 수 있었다.
또한 SOI층에 있어서 이온 주입에 의한 손상을 조사한 바, 이들 손상은 제거되어 있었다.
이와 같이, 본 발명을 실시한 실시예 1-6에서는 디바이스 제작에 적합한 고품질의 SOI 웨이퍼를 얻을 수 있었다.
한편, 본 발명과는 달리, 열처리 온도가 600℃ 미만인 비교예 1에서는 이온 주입에 의한 손상이 잔존하고, 이것을 원인으로 하는 결정 결함이 발생하고 있었다.
또한 열처리 온도가 1000℃를 초과한 비교예 2, 5에서는 필요 이상으로 비용이 들고 생산성이 저하되었다. 더 나아가서는 SOI층에 금속 오염이 생겨 버렸다.
또한 연마 스톡 제거가 10 ㎚ 미만인 비교예 3에서는 SOI층 표면의 연마량이 충분하지 않았다고 생각되고, 거칠기의 RMS값은 1.0 ㎚이며, 충분히 경면화할 수 없었다.
또한, 연마 스톡 제거가 50 ㎚를 초과한 비교예 4, 5에서는 SOI층 표면을 경면화할 수 있었지만, 그 막 두께는 비교예 4에서는 92 ㎚-107 ㎚, 또한 비교예 5에서는 90 ㎚-112 ㎚로 더 악화되고, 쌍방 모두 막 두께 불균일성이 10%를 초과하며, 각 실시예에 비해 막 두께 균일성이 뒤떨어지는 것을 알 수 있었다.
이상과 같이, 비교예 1-5의 SOI 웨이퍼에서는 비용이 너무 들어 현실적이지 않거나, 디바이스를 제작하기에는 적합하지 않은 것으로 되었다.
(비교예 6)
도너 웨이퍼를 500℃에서 30분간 열처리에 의해 열박리하는 것 이외는, 실시 예 1과 같은 순서에 의해, 박리 후의 열처리, 화학적 기계 연마를 행하여 SOI 웨이퍼를 제조한 바, SOI층 표면은, 거칠기의 RMS값이 1.4 ㎚이고, 경면화할 수 없었다. 이것은 400℃를 초과하는 열처리에 의해 도너 웨이퍼의 박리를 행하였기 때문에, 마이크로 캐비티가 이온 주입 계면(SOI층 표면)에 발생하고, 박리 직후의 SOI층 표면이 기계 박리에 의한 실시예 1-6의 경우에 비해 거칠어져 그 표면 거칠기를 충분히 저감할 수 없었기 때문이라고 생각된다.
이상과 같이, 본 발명의 SOI 웨이퍼의 제조 방법과 같이, 도너 웨이퍼를 기계적으로 박리하고, 600℃-1000℃에서 열처리를 실시하며, 화학적 기계 연마에 의해 SOI층 표면을 10 ㎚-50 ㎚ 연마함으로써, 처음으로, 표면이 경면화되고, 막 두께 균일성이 양호한 SOI층을 갖는 우수한 품질의 SOI 웨이퍼를 필요 이상의 비용을 들이지 않고 생산할 수 있다는 것을 알 수 있다.
(실시예 7-12)
박리 후의 열처리의 후, 화학적 기계 연마 대신에 GCIB 처리에 의해, SOI층 표면을 10 ㎚-50 ㎚ 에칭하는 것 외에는 실시예 1-6과 마찬가지로 하여 SOI 웨이퍼를 제조하였다.
원료 가스에는 SF6을 이용하고, 클러스터 사이즈는 1000개 이상, 또한 이온화 전극에 인가하는 전류는 300 μA, 가속 전극에 인가하는 전압은 30 kV로 하였다.
이와 같이 하여 얻어진 SOI 웨이퍼의 SOI층에 대해서 조사를 행한바, 실시예 1-6과 마찬가지로, 표면이 경면화되고, 막 두께도 균일한 고품질의 SOI층을 얻을 수 있었던 것을 알 수 있었다.
또한 본 발명은, 상기 실시형태에 한정되는 것이 아니다. 상기 실시형태는 예시이고, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
예컨대, 상기 예에서는 실리콘 웨이퍼를 핸들 웨이퍼로서 이용하였지만, 마찬가지로 하여, 석영 웨이퍼나 유리 웨이퍼, 알루미나(사파이어) 웨이퍼, SiC 웨이퍼, 질화알루미늄 웨이퍼를 핸들 웨이퍼로서 이용하는 것도 가능하다.
도 1은 본 발명의 SOI 웨이퍼의 제조 방법의 공정의 일례를 도시하는 공정도.
도 2는 CMP 장치의 일례를 도시하는 개략도.
도 3은 GCIB 처리 장치의 일례를 도시한 개략도.

Claims (9)

  1. 삭제
  2. 실리콘 웨이퍼 또는 표면 상에 산화막을 형성한 실리콘 웨이퍼로 이루어지는 도너 웨이퍼에, 표면으로부터 수소 이온 또는 희가스 이온 또는 이들 양쪽 모두를 주입하여 이온 주입층을 형성하는 단계와,
    상기 도너 웨이퍼의 이온 주입한 면과, 상기 이온 주입한 면에 접합되는 핸들 웨이퍼의 표면 중 적어도 한쪽 면에 플라즈마 활성화 처리를 실시하는 단계와,
    상기 도너 웨이퍼의 이온 주입한 면과, 상기 핸들 웨이퍼의 표면을 밀착시켜 접합하는 단계와,
    상기 이온 주입층을 경계로 하여, 상기 도너 웨이퍼를 기계적으로 박리함으로써 박막화하여 SOI층으로 한 후, 600℃-1000℃의 열처리를 실시하는 단계와,
    상기 SOI층의 표면을 GCIB 처리에 의해 10 ㎚-50 ㎚ 에칭하는 단계를 적어도 포함하고, 그 후에 상기 GCIB 처리 후의 상기 SOI층의 표면을 화학적 기계 연마에 의해 10 ㎚-30 ㎚ 연마하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제2항에 있어서, 상기 핸들 웨이퍼는, 실리콘 웨이퍼, 표면 상에 산화막을 형성한 실리콘 웨이퍼, 석영 웨이퍼, 유리 웨이퍼, 알루미나(사파이어) 웨이퍼, SiC 웨이퍼, 질화알루미늄 웨이퍼 중 어느 하나인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  6. 삭제
  7. 제2항 또는 제5항에 있어서, 상기 도너 웨이퍼의 이온 주입한 면과 상기 핸들 웨이퍼의 표면을 밀착시켜 접합시킨 후, 400℃ 이하에서 열처리를 실시한 다음에, 상기 이온 주입층을 경계로 하여, 상기 도너 웨이퍼를 기계적으로 박리하는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  8. 제2항 또는 제5항에 있어서, 상기 화학적 기계 연마 또는 GCIB 처리 후의 상기 SOI층의 표면의 거칠기의 RMS값은 0.5 ㎚ 이하인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  9. 제7항에 있어서, 상기 화학적 기계 연마 또는 GCIB 처리 후의 상기 SOI층의 표면의 거칠기의 RMS값은 0.5 ㎚ 이하인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
KR20080050893A 2007-05-31 2008-05-30 Ｓｏｉ 웨이퍼의 제조 방법 KR101482792B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00145624 2007-05-31
JP2007145624A JP5143477B2 (ja) 2007-05-31 2007-05-31 Ｓｏｉウエーハの製造方法

Publications (2)

Publication Number Publication Date
KR20080106094A KR20080106094A (ko) 2008-12-04
KR101482792B1 true KR101482792B1 (ko) 2015-01-14

Family

ID=39789380

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080050893A KR101482792B1 (ko) 2007-05-31 2008-05-30 Ｓｏｉ 웨이퍼의 제조 방법

Country Status (5)

Country Link
US (1) US8268700B2 (ko)
EP (1) EP1998368B8 (ko)
JP (1) JP5143477B2 (ko)
KR (1) KR101482792B1 (ko)
TW (1) TWI456689B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935536B1 (fr) 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
JP2011061060A (ja) * 2009-09-11 2011-03-24 Sumco Corp 貼り合わせ基板の製造方法
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8141429B2 (en) * 2010-07-30 2012-03-27 Rosemount Aerospace Inc. High temperature capacitive static/dynamic pressure sensors and methods of making the same
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
JP5629594B2 (ja) * 2011-02-09 2014-11-19 信越化学工業株式会社 シリコン薄膜転写ウェーハの製造方法および研磨装置
CN102431961A (zh) * 2011-12-07 2012-05-02 华中科技大学 一种低温等离子体活化直接键合的三维硅模具制备方法
CN103776660B (zh) 2012-10-24 2016-03-09 艾博生物医药(杭州)有限公司 一种装置
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US9240357B2 (en) 2013-04-25 2016-01-19 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having preliminary stacked structure with offset oxide etched using gas cluster ion
DE102014223603B4 (de) 2014-11-19 2018-05-30 Siltronic Ag Halbleiterscheibe und Verfahren zu deren Herstellung
JP6545053B2 (ja) * 2015-03-30 2019-07-17 東京エレクトロン株式会社 処理装置および処理方法、ならびにガスクラスター発生装置および発生方法
CN108695147A (zh) * 2017-04-08 2018-10-23 沈阳硅基科技有限公司 Soi键合硅片的制备方法
JP7123182B2 (ja) * 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004503064A (ja) * 2000-07-10 2004-01-29 エピオン　コーポレイション ガスクラスターイオンビーム処理による薄膜を改良するためのシステムおよび方法
JP2006210899A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2006216807A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉ基板の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57149301A (en) 1981-03-11 1982-09-14 Daiichi Togyo Kk Novel polysaccharide having coagulating property
EP0387754A1 (de) 1989-03-17 1990-09-19 Schott Glaswerke Kathetersystem zur Uebertragung von Laserstrahlung in Gefaesssysteme des menschlichen Koerpers
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JPH11145438A (ja) 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
US6287941B1 (en) 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
FR2827078B1 (fr) 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
US6774040B2 (en) * 2002-09-12 2004-08-10 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
FR2846788B1 (fr) 2002-10-30 2005-06-17 Procede de fabrication de substrats demontables
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
EP1667223B1 (en) * 2004-11-09 2009-01-07 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for manufacturing compound material wafers
DE102004054564B4 (de) * 2004-11-11 2008-11-27 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
US7405152B2 (en) * 2005-01-31 2008-07-29 International Business Machines Corporation Reducing wire erosion during damascene processing
JP5249511B2 (ja) 2006-11-22 2013-07-31 信越化学工業株式会社 Ｓｏｑ基板およびｓｏｑ基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004503064A (ja) * 2000-07-10 2004-01-29 エピオン　コーポレイション ガスクラスターイオンビーム処理による薄膜を改良するためのシステムおよび方法
JP2006210899A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP2006216807A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉ基板の製造方法

Also Published As

Publication number Publication date
EP1998368A3 (en) 2012-05-23
EP1998368B1 (en) 2014-06-04
EP1998368A2 (en) 2008-12-03
JP2008300660A (ja) 2008-12-11
US8268700B2 (en) 2012-09-18
EP1998368B8 (en) 2014-07-30
JP5143477B2 (ja) 2013-02-13
TWI456689B (zh) 2014-10-11
KR20080106094A (ko) 2008-12-04
TW200913128A (en) 2009-03-16
US20090023270A1 (en) 2009-01-22

Similar Documents

Publication Publication Date Title
KR101482792B1 (ko) Ｓｏｉ 웨이퍼의 제조 방법
KR101469282B1 (ko) Ｓｏｉ 웨이퍼의 제조 방법
EP2343729B1 (en) Method for manufacturing silicon thin film transfer insulating wafer
US7855129B2 (en) Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US6597039B2 (en) Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6583029B2 (en) Production method for silicon wafer and SOI wafer, and SOI wafer
KR100776381B1 (ko) 접합웨이퍼의 제조방법 및 그 방법으로 제조된 접합웨이퍼
EP2256787B1 (en) Process for producing soi wafer
US7776719B2 (en) Method for manufacturing bonded wafer
JPWO2005022610A1 (ja) 貼り合わせウェーハの製造方法
JP2000036583A (ja) 半導体基板、半導体薄膜の作製方法および多層構造体
US20070148917A1 (en) Process for Regeneration of a Layer Transferred Wafer and Regenerated Layer Transferred Wafer
JP4624812B2 (ja) Ｓｏｉウエーハの製造方法
JP3697052B2 (ja) 基板の製造方法及び半導体膜の製造方法
JP5368000B2 (ja) Ｓｏｉ基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191217

Year of fee payment: 6