KR100327326B1 - 에스오아이웨이퍼의제조방법 - Google Patents

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Abstract

직접 결합된(direct bonded) SOI(Silicon on Insulator) 웨이퍼의 제작시 야기되는 워피지(Warpage) 현상을 개선할 수 있는 SOI 웨이퍼의 제조방법이 개시되어 있다.
본 발명은 절연막이 패터닝된 SOI 기판과 핸들링 웨이퍼를 직접 접착시키는 DWB(Direct Wafer Bonding) 공정, 상기 SOI 기판의 엣지를 소정각도로 갈아내는 1차 그라인딩(Grinding) 공정, 상기 SOI 기판의 배면을 소정두께로 갈아내는 2차 그라인딩 공정, 상기 그라인딩 공정후 생성되는 손상층의 두께에 상응하는 SOI 기판의 표면을 식각하는 공정, 및 상기 SOI 기판에 패터닝된 절연막을 연마방지막으로 이용하여 상기 SOI 기판을 연마하는 기계화학적 폴리싱(CMP) 공정으로 이루어진다.
본 발명에 의하면, 직접 결합된(direct bonded) SOI 웨이퍼의 제작에 있어서 품위 및 수율을 결정짖는 중요한 인자인 '워피지'(Warpage)를 개선함으로써 고품질의 SOI 소자를 얻을 수 있다.

Description

에스오아이(SOI) 웨이퍼의 제조방법
본 발명은 실리콘 온 인슐레이터(Silicon on Insulator: 이하, 'SOI'라 칭함) 웨이퍼의 제조방법에 관한 것으로서, 특히 직접 결합된(direct bonded) SOI 웨이퍼의 제작시 야기되는 '워피지'(Warpage) 현상을 개선할 수 있는 SOI 웨이퍼의 제조방법에 관한 것이다.
SOI 소자는 실리콘 기판상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리할 수 있는 소자로서, 고집적화되어가는 차세대 DRAM에서 예상되는 여러가지 문제점을 해결하기 위한 방법으로 연구되고 있다.
이러한 SOI 소자를 실현하는 여러가지 방법 가운데에서, 패터닝된 SOI 기판을 실리콘 기판(일반적으로, 핸들링 웨이퍼라 한다)에 직접 본딩하는 방법이 주로 이용되고 있다. 구체적으로, 직접 결합된(direct bonded) SOI 웨이퍼는 DWB(Direct Wafer Bonding) 공정, 엣지 및 배면의 그라인딩(Edge/Backside Grinding) 공정, 및 CMP(Chemical Mechanical Polishing)의 일련의 공정들을 거쳐 제작되고 있다.
이때, 상술한 2회에 걸친 엣치 및 배면의 그라인딩 공정후에는 SOI 웨이퍼의 표면에 수 마이크로미터 예를 들어, 약 1∼2㎛ 정도의 손상층(Damaged Layer)이 형성되어 웨이퍼 전체에 워피지(Warpage)를 야기시키는 문제점이 있다. 궁극적으로, 이러한 워피지는 후속의 CMP 공정시 평탄성을 저하시키며, 또한 스트레스 증가로 인해 웨이퍼의 본딩 계면에 디라미네이션(Delamination) 현상을 초래한다.
본 발명의 목적은 직접 결합된(direct bonded) SOI 웨이퍼의 제작시 야기되는 '워피지'(Warpage)를 제거 및/또는 감소시킬 수 있는 SOI 웨이퍼의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제조방법은, 절연막이 패터닝된 SOI 기판과 핸들링 웨이퍼를 직접 접착시키는 DWB(Direct Wafer Bonding) 공정과, 상기 SOI 기판의 엣지를 소정각도로 갈아내는 1차 그라인딩(Grinding) 공정과, 상기 SOI 기판의 배면을 소정두께로 갈아내는 2차 그라인딩 공정과, 상기 SOI 기판에 패터닝된 절연막을 연마방지막으로 이용하여 상기 SOI 기판을 연마하는 기계화학적 폴리싱(CMP) 공정을 포함하고, 상기 그라인딩 공정후 생성되는 손상층의 두께에 상응하는 SOI 기판의 표면을 제거하는 공정을 부가하여 웨이퍼의 워피지를 저하시키는 것을 특징으로 한다.
또한, 본 발명은 상기 식각공정으로서, 폴리 에쳔트(Poly Etchant) 또는 KOH 용액으로 이루어진 실리콘 에칭액을 사용한 습식식각을 사용하는 것이 바람직하다.
본 발명에 의하면, 직접 결합된(direct bonded) SOI 웨이퍼를 제작하는데 매우 중요한 인자인 '워피지'(Warpage)를 제거 및/또는 감소시킴으로써, 고품질의 SOI 소자를 제조할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세하게 설명한다.
제 1A도 내지 1E도는 본 발명에 의한 SOI 웨이퍼의 제조방법을 각 단계별로 도시한 공정단면도이다. 제1A도는 준비된 SOI 기판(10)과 실리콘 기판(또는 핸들링 웨이퍼)(20)을 접착시키는 DWB(Direct Wafer Bonding) 공정을 나타낸다. 먼저, 매몰된 절연층을 포함하는 절연막(12)이 패터닝된 SOI 기판(10) 및 핸들링 웨이퍼(20)를 준비한 후, 상기 핸들링 웨이퍼(20) 상에 SOI 기판(10)을 DWB 방법으로 접착시킨다.
이어, 제 1B도에 도시된 바와같이 상기 SOI 기판(10)의 엣지를 소정각도 예를들어, 약 45°로 갈아내는 1차 그라인딩(Grinding) 공정을 수행한다.
제1C도는 상기 SOI 기안(10)의 배면을 소정두께로 갈아내는 2차 그라인딩 공정을 수행한 후의 단면을 나타낸다. 도면에 도시된 바와같이, 그라인딩 공정후 웨이퍼의 표면에는 약 1∼2㎛(t)의 손상층(Damaged Layer)(14)이 형성된다. 이러한손상층(14)이 형성되는 원인은 웨이퍼에 가하는 그라인드 휠(wheel)의 압력이 강하기 때문이다. 또한, 그라인딩 후 표면의 전체두께변화량(Total Thickness Variation; TTV)를 제어하기 위한 마무리 처리시에도 수반된다. 상술한 바와같이, 이 손상층(14)은 웨이퍼에 스트레스 변화를 일으켜 약 40∼70㎛ 정도의 워피지를 일으킨다.
제작수율(yield)과 밀접한 관계가 있는 워피지(warpage)의 원인이 되는 손상층(14)을 제거하기 위하여, 본 발명은 제 1D도에 도시된 바와같이, 상기 그라인딩 공정후 생성되는 손상층의 두께에 상응하는 SOI 기판의 표면을 식각하는 공정을 수행한다. 즉, 2차 그라인딩 공정후 즉시 웨이퍼를 폴리 에쳔트(poly etchant) 또는 KOH 용액에 약 2분 정도 담구어 손상충(14)을 제거한다.
이때, 손상층(14)을 제거하기 위한 식각조건은 형성된 손상층(14)의 두께(t)에 따라 결정된다. 더욱이, 본 공정은 그라인딩 후 웨이퍼 표면의 파티클(particle)을 제거하는 부수적인 효과를 수반한다.
최종적으로, 제 1E도에 도시된 바와같이, 상기 SOI 기판(10)에 패터닝된 상기 매몰절연막을 연마방지막으로 이용하여 상기 SOI 기판(10)을 기계화학적 폴리싱(CMP) 공정을 수행하여 SOI 웨이퍼의 제작을 완료한다. 본 공정의 연마공정은 SOI 기판(10)의 매몰절연막에 대한 실리콘의 CMP 선택비가 매우 크기때문에 상기 패터닝된 매몰절연막이 노출될 때까지 폴리싱된다.
본 발명의 효과는 여러차례의 실험을 통하여 워피지(Warpage)의 변화를 측정, 요약한 제 2도 및 제 3도의 그래프에 의해 더욱 명확해 질 것이다.
제 2도 및 제 3도는 그라인딩 공정 전, 후에 측정한 워피지(Warpage)의 변화와 그라인딩 공정후 손상층을 제거하기 위한 식각공정을 수행한 후에 측정한 워피지의 변화량의 결과를 요약한 그래프를 각각 나타낸다. 제 2도의 그래프는 절연막 패턴을 형성하지 않은 상태의 SOI 기판을 시료로 사용한 것이며, 제 3도는 매몰절연막 패턴을 형성하고 산화막을 이용하여 표면을 평탄화한 상태에서의 SOI 기판을 샘플로 사용한 것이다.
제 2도의 그래프에 나타낸 바와같이, 그라인딩 후의 웨이퍼의 워피지(제 2도의 X)는 약 35∼45㎛ 범위를 갖는 반면, 그라인딩을 수행하기 전에 측정된 워피지의 31(제 2도의 Y)은 10㎛ 이내의 값을 나타내고 있다. 따라서, 그라인딩 공정에 의해 워피지가 발생되고 있음을 알 수 있다. 또한, 본 발명에 의해 손상층을 제거하기 위한 식각공정이 수행된 후에 측정된 워피지 31(제 2도의 2)은 그라인딩 공정전의 워피지 값(Y)과 거의 같은 값을 갖는다. 따라서 폴리에쳔트를 사용한 식각공정을 수행한 결과, 워피지가 거의 제거되었음을 알 수 있다.
절연막 패턴을 형성한 SOI 기판을 시료로 사용한 제 3도의 경우에는 식각공정을 수행한 후에도 20∼30㎛ 정도의 워피지 값(제 3도의 z)을 나타내고 있는데, 그 이유는 접합 계면의 막질들의 스트레스에 기인하는 것이다.
이상 설명한 바와같이 본 발명에 의하면, 직접 결합된(direct bonded) SOI 웨이퍼의 제작에 있어서 품위 및 수율을 결정짖는 중요한 인자인 '워피지'(Warpage)를 개선함으로써 고품질의 SOI 소자를 제조할 수 있는 효과를 발휘한다.
제1A도 내지 1E도는 본 발명에 의한 SOI 웨이퍼의 제조방법을 각 단계별로 도시한 공정단면도이다.
제2도는 절연막 패턴을 형성하지 않은 상태의 SOI 기판을 시료로 사용하여, 그라인딩 전/후 및 식각공정 후에 각각 측정한 워피지(Warpage) 변화량을 요약한 그래프이다.
제3도는 절연막 패턴을 형성한 상태에서의 SOI 기판을 시료로 사용하여 워피지의 변화량을 측정한 결과를 요약한 그래프이다.

Claims (3)

  1. 절연막이 패터닝된 SOI 기판과 핸들링 웨이퍼를 직접 접착시키는 DWB(Direct Wafer Bonding) 공정;
    상기 SOI 기판의 엣지를 소정각도로 갈아내는 1차 그라인딩 (Grinding) 공정;
    상기 SOI 기판의 배면을 소정두께로 갈아내는 2차 그라인딩 공정;
    상기 그라인딩 공정후 생성되는 손상층의 두께에 상응하는 SOI 기판의 표면을 식각하는 공정; 및
    상기 SOI 기판에 패터닝된 절연막을 연마방지막으로 이용하여 상기 SOI 기판을 연마하는 기계화학적 폴리싱(CMP) 공정으로 이루어지는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  2. 제 1항에 있어서, 상기 식각공정은 실리콘 에칭용액을 사용한 습식식각 공정으로 수행되는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  3. 제 2항에 있어서, 상기 실리콘 에칭용액으로 폴리 에쳔트(Poly Etchant) 및 KOH 용액중의 어느 하나를 사용하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US7709381B2 (en) 2006-12-27 2010-05-04 Dongbu Hi Tek Co., Ltd. Semiconductor device fabricating method
US9773660B2 (en) 2012-10-17 2017-09-26 Samsung Electronics Co., Ltd. Wafer processing methods

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