KR100513412B1 - 지지체에접착된기판을구비하는반도체장치 - Google Patents

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덴 아인덴 빌헬머스 테오도루스 안토니우스 요하네스 반
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

반도체 장치는 그 위에 층구조(2)가 다수의 층(5, 7, 9, 13, 15, 17)으로 형성되는 평면 표면(4)을 갖는 기판(1)을 포함한다. 이 기판은 그 위에 층구조가 형성되어 있는 기판 면으로 스페이서 소자들(20)을 둘러싸는 접착층(19)을 이용하여 평면 지지체(18)에 고정된다. 이들 스페이서 소자들은 기판(1)의 표면(4)에 고정되며 모두 표면(4)으로부터 동일한 높이를 가진다. 지지체(18)에 기판(1)을 고정시킬 때, 접착제가 제공되고 기판(1)은 지지체(18)상으로 압착된다. 이 때 압력은 스페이서 소자들(20) 전체에 골고루 분포된다.

Description

지지체에 접착된 기판을 구비하는 반도체 장치
본 발명은 평면 표면을 가지는 기판을 갖는 반도체 장치에 관한 것으로, 이 평면 표면상에는 층구조가 다수층으로 형성되며, 이 기판은 스페이서 소자들을 포함하는 접착층에 의해, 그 위에 층구조가 형성된 기판 면으로 평면 지지체에 고정 되어 있다.
층구조는 예를 들면, 반도체 재료층, 절연 재료층, 전도성 재료층 및 보호막 재료층(a layer of passivating material)으로 형성될 수 있다. 반도체 재료층은 예를 들면, 절연 기판의 표면상에 형성된다. 먼저 하나 또는 몇몇 반도체 소자들이 반도체 재료층에 형성된다. 이어서 반도체 재료층은 반도체 소자들 옆까지 표면으로부터 제거될 수 있다. 그 다음에 절연 재료층이 침착된다. 절연 재료층 이 접촉창들을 구비한 후, 전도성 재료층이 침착되어 전도체들의 패턴이 형성된다. 이 반도체 소자들은 이들 전도체 트랙들을 이용하여 접촉된다. 마지막으로, 보호막 재료층이 반도체 소자들과 전도체 트랙들을 외부 영향들로부터 보호하기 위하여 침착된다.
지지체(support body)는 접착 후 전체 부품에 힘을 가하여, 기판은 아주 얇게 될 수 있다. 이 공정은 예를 들면, 그 위에 실리콘 산화물층과 실리콘층이 형성되는 실리콘 웨이퍼로 시작할 수 있다. 이어서 층구조는 실리콘층 내부와 상부에 제공된다. 그 다음에 실리콘 웨이퍼는 그 위에 층구조가 형성되는 웨이퍼 면으로 지지체에 접착된다. 접착 후, 마지막으로, 실리콘은 실리콘 산화물층이 다시 에칭될 때까지 지지체에서 먼 면으로부터 제거된다. 이 경우에 기판은 비교적 얇은 실리콘 산화물층에 의해 형성된다.
접착제는 기판을 지지체에 고정하기 위해 제공되고, 이 위에 기판과 지지체에 서로 대항하여 압력이 가해진다. 스페이서 소자들은, 접착제가 기판과 지지체 사이로부터 완전히 압착되지 않고 기판과 지지체가 어떤 정해진 내부 간격을 가지고 서로 평행하게 고정되도록 한다.
이런 반도체 장치는 유럽 특허 EP-A-570 224호에 공지되어 있으며, 여기서 스페이서 소자들은 실리콘 산화물 또는 합성 수지의 알갱이들이다. 기판이 지지체에 결합되기 전에, 평면화층(planarizing layer)이 또한 기판상에 제공된다.
기판을 지지체에 고정하는 것과 관련하여 기술된 공지된 장치에 사용되는 평면화층은 장치의 제조가 복잡하여 비용이 많이 들게 한다.
도 1 내지 도 3은 본 발명에 따른 제 1 반도체 장치의 몇몇 제조 단계들을 도식적으로 도시한 단면도.
도 4 내지 도 6은 본 발명에 따른 제 2 반도체 장치의 몇몇 제조 단계들을 도식적으로 도시한 단면도.
도 7 내지 도 10은 스페이서 소자들의 다양한 실시예와 함께 본 발명에 따른 몇몇 다른 반도체 소자들을 도식적으로 도시한 단면도.
본 발명은 특히 더 간단한 방법으로 기판을 지지체에 고정할 수 있는, 앞에 설명한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따르면, 이 목적을 위하여 반도체 장치는 스페이서 소자들이 기판의 표면상에 고정되고 모두 표면으로부터 측정하여 같은 높이를 가지는 것을 특징으로 한다.
스페이서 소자들의 상부 팁들은 기판의 표면에 평행하게 연장되는 평면을 정의한다. 접착제 부가 후 기판과 평면 지지체가 함께 압착될 때, 기판과 지지체는 서로 평행하게 압착될 것이다. 또한, 이 동안 압력이 모든 스페이서 소자들 상에 골고루 분포된다. 이것은 평면하층을 사용하지 않고 알갱이 형태의 고정되지 않은 스페이서 소자들이 사용되는 경우는 아니다. 자신의 기판 표면상에 형성된 층구조는 평면이 아니다. 평면화층 없이, 알갱이들과 층구조의 평면이 아닌 표면상에 놓여질 수 있으며, 그 결과 접착 동안의 압력이 단지 몇 개의 알갱이들에 의해 흡수된다. 따라서 손상을 일으킬 수 있는 아주 강한 힘들이 층구조상에 국부적으로 발생할 수 있다. 공지된 장치에 평면화층 사용은 접착 동안 스페이서 소자들 상에 압력을 골고루 분포시키는 역할을 한다.
스페이서 소자들은 다른 층들로부터 분리적으로 기판상에 제공되는, 예를 들면, 실리콘 산화물과 같은 비교적 단단한 재료층으로 형성될 수 있다. 이 층은 원하는 어떤 두께로도 제공될 수 있으며, 따라서 기판의 표면과 지지체 사이의 간격은 소정값으로 어떤 원하는 값으로도 조정될 수 있다. 이 방식에서 스페이서 소자들의 형성은 부가적인 공정 단계들을 요구한다. 이 부가적인 공정 단계들은 층구조가 어떻게든 형성되는 이들 층의 스택(stack)에 스페이서 소자들이 형성될 때는 회피된다. 더 이상의 층이 침착될 필요는 없고, 스페이서 소자들의 패턴은 층구조의 형성과 동시에 동일한 포토레지스트 마스크들을 이용하여 구현될 수 있다.
어느 층이 이 스택에 포함되는지 결정하는데 있어서, 층구조가 기판의 표면상에 얼마나 높게 될지가 확인되어야 한다. 이것은 만약 스택이 층구조가 형성되는 모든 층들을 포함하면 필요하지 않다. 그러면, 항상 스페이서 소자들의 높이는 얻어지는 층구조의 최대 두께와 적어도 같이될 것이다.
양호하게, 스페이서 소자들의 패턴은 단지 스택층들의 일부에 형성된다. 이 패턴은 예를 들면 보호막 상부층을 제외한 모든 층들에 형성될 수 있다. 스페이서 소자들은 그 다음에 이 보호막층으로 커버될 것이다. 스페이서 소자들 내의 다른 층들이 이 경우 보호되고, 예를 들면, 기판과 지지체가 서로 고정되는데 이용되는 접착제와 접촉하지 않는다. 만약 비교적 두꺼운 금속층이 층들의 스택에 존재하면, 스페이서 소자들의 패턴은 예를 들면, 금속층 하부 및 상부에 제공된 층들이 아니라 이 비교적 두꺼운 층에만 형성될 수 있다. 금속층은 비교적 두껍기 때문에, 예를 들면, 훨씬 더 얇은 보호막 재료층과 같은 층상에 제공된 층들에 의해 실제 방해받지 않고 그 내부의 측면(profile)을 에칭할 수 있다. 따라서 접착 연결 동안 스페이서 소자들과 지지체 사이에 실질적으로 접착제가 없는 층이 형성되는 것이 얻어질 수 있다. 그러면 기판의 표면과 지지체 사이의 거리는 스페이서 소자들의 높이에 의해 정의된다. 만약 스페이서 소자들이 동시에 회로 소자들을 형성하면 기판상의 공간을 절약할 수 있다. 전술한 비교적 두꺼운 금속층에, 예를 들면 코일이 양호하게 형성될 수 있다.
본 발명은 첨부된 도면들을 참조하여 예시적인 방식으로 더욱 상세히 설명될 것이다.
도 1 내지 도 3은 그 위에 층구조(2)가 다수의 층으로 형성되는 기판(1)을 갖는 제 1 반도체 장치의 몇몇 제조 단계들을 도식적인 단면도로 나타낸다. 이 실시예는 실리콘 웨이퍼(3)로 시작하며, 이 웨이퍼 상에는 반도체 장치의 기판을 형성할 두께가 약 0.5㎛인 실리콘 산화물층(1)이 두께가 약 0.5㎛인 실리콘층(5)과 같이 제공된다. 실리콘층(5)은 비결정층 또는 다결정층일 수도 있고 단결정층일 수도 있다. 다이오드들, 트랜지스터들 또는 트랜지스터들을 포함하는 회로와 같은 하나 또는 몇몇 반도체 소자들(6)이 일반적인 방법으로 실리콘층(5)에 먼저 형성된다. 단지 반도체 소자(6)가 매우 도식적으로 도면들에 묘사되어서 도면을 간단히 하고 있다. 상기 실리콘층(5)은 일단 반도체 소자(6)가 형성되면 반도체 소자(6) 옆까지 표면(4)으로부터 제거된다.
이렇게 반도체 소자(6)가 완성된 후, 예를 들면, 실리콘 산화물과 같은 절연 재료층(7)이 침착된다. 이 층에 반도체 소자(6)와 접촉하기 위하여 접촉창(8)이 제공된 후, 전도 재료층(9)이 침착되고 전도체들의 패턴이 여기에 에칭된다. 도면에서, 이 패턴에 속하는 전도체(10)가 도시되며 반도체 소자(6)를 아직 형성되지 않은 코일(12)의 말단(11)에 접속한다. 그 다음에 절연 재료의 다른 층(13), 예를 들면, 실리콘 산화물층이 이제 제공되고, 접촉창(14)이 주어지며, 그 위에 비교적 두꺼운 금속층(15), 예를 들면 알루미늄이 침착되고 여기에 턴(turn ; 16)을 가지는 코일(12)이 형성된다. 마지막으로 보호막 재료층(17), 예를 들면 실리콘 질화물이 침착된다.
따라서, 제 1 실시예에서, 층구조(2)는 기판(1)의 표면(4)상에 형성되며, 반도체 재료(4), 절연 재료(13), 전도성 재료(15) 및 보호막 재료(17)의 층들로 형성된다. 코일(12)이 형성되는 전도성 재료층(15)이 약 3㎛두께로 형성되고, 다른 층들은 약 0.5㎛ 두께로 형성된다.
그 다음에 기판(1)은 층구조(2)가 형성된 그 면으로 스페이서 소자들(20)을 둘러싸는 접착층(19)을 이용하여 평면, 예를 들면 유리 지지체(18)에 고정된다. 접착 후, 마지막으로 실리콘은 기판(1)을 형성하는 실리콘 산화물층이 놓여있는 웨이퍼(3)로부터 에칭된다. 지지 본체가 접착 후 전체 부품에 힘을 주기 때문에 기판(1)은 아주 얇을 수 있다.
접착제는 기판(1)을 상기 지지 본체(18)에 고정하는 동안 유입되고, 그 위에서 기판(1)과 지지 본체(18)는 서로에 대항하여 압착된다. 스페이서 소자들(20)은 접착제가 기판(1)과 지지 본체(18) 사이에서부터 완전히 압착되어 삐져나오지 않도록 하여 기판(1)과 지지 본체(18)는 어떤 정의된 공간으로 서로 평행하게 고정된다.
도 4 및 도 6은 제 2 반도체 장치의 몇몇 제조 단계를 도식적인 단면도로 나타낸다. 대응하는 구성 요소들과 층들은 도 1 내지 도 3에서와 같은 참조 번호를 가진다. 제 2 반도체 본체의 제조는 실리콘 웨이퍼(3)로 시작하며, 이 웨이퍼 상에 반도체 장치의 기판을 형성하는 두께가 대략 0.5㎛인 실리콘 산화물층(1)이 제공된다. 먼저 다이오드들, 트랜지스터들, 또는 트랜지스터들을 포함하는 회로들과 같은 하나 또는 몇몇 반도체 소자(6)가 제 2 반도체 장치를 위하여 일반적인 방법으로 실리콘 웨이퍼(3)에 형성된다. 도면을 간단히 하기 위하여 단지 한 개의 반도체 소자(6)만이 도면에 아주 개략적으로 도시된다. 이 층구조는 기판(1)의 표면(4)상에 제공된다.
실리콘 산화물층(1)에는 반도체 소자(6)와 접촉하기 위한 접촉창(21)이 제공되고, 그 위에 전도체들의 패턴이 에칭되는 전도성 재료층(9)이 침착된다. 이 패턴의 전도체(10)는 도면상에서, 반도체 소자(6)를 아직 형성되지 않은 코일(12)의 말단(11)에 접속하는 것으로 도시된다. 실리콘 산화물의 절연 재료층(13)이 제공되고 접촉창(14)이 주어진 후 비교적 두꺼운 금속층(15), 예를 들면, 알루미늄이 침착되고, 턴들(16)을 가지는 코일(12)이 그 안에 형성된다. 마지막으로, 예를 들면, 실리콘 질화물과 같은 보호막 재료층(17)이 침착된다.
상기 층구조(2)는 기판(1)의 표면(4)상에 전도성 재료(9), 절연 재료(13), 전도성 재료(15) 및 보호막 재료(17)의 층들로 형성되었다. 코일(12)이 형성되는 전도성 재료층(15)은 두께가 약 3㎛이고 다른 층들은 약 0.5㎛이다.
기판(1)은 층구조(2)가 형성된 그 면으로 제 2 실시예에서 다시 스페이서 소자들(20)을 둘러싸는 접착층(19)을 이용하여 평면, 예를 들면, 유리 지지체(18)에 고정된다. 제 2 실시예에서, 접착 후 실리콘은 기판(1)을 형성하는 실리콘 산화물층이 있는 웨이퍼(3)로부터 반도체 소자(6)옆까지 에칭된다. 이것은 본 실시예에서, 실리콘의 제 1 부분이 폴리싱 작용으로 제거되고, 이어서 에칭 마스크(22)가 제공되고, 마지막으로 실리콘이 KOH 용액으로 에칭되므로서 행해진다. 반도체 소자(6)는 이제 층구조로부터 떨어져서 직면하는 기판의 면에 놓여있는 반도체 재료(23)의 작은 조각으로 존재한다. 지지체는 접착 후 전체 부품에 힘을 가하기 때문에 상기 기판(1)은 아주 얇게될 수 있다.
두 실시예에서, 코일(12)은 얇은 절연 기판(1)상에 놓여 있고 따라서 고품질 요소를 가진다.
단지 한 개의 스페이서 소자(20)만 각각의 실시예에 도시되었지만, 그러한 스페이서 소자들의 패턴이 반도체 재료(3)의 전체 웨이퍼상에 분포되어 제공될 수 있음이 명백하다. 이런 모든 소자들은 동일한 높이를 가지기 때문에, 기판(1)과 평면 지지체(18)는 접착 후 기판과 지지체를 함께 전체 스페이서 소자들(20)에 대하여 균등한 압력으로 압착한 후 서로 평행하게 고정된다.
스페이서 소자들(20)은 예를 들면, 도 3 및 도 6에 도시된 두 개의 디바이스들 내의 실리콘 산화물과 같은 비교적 단단한 재료층으로 제조되며, 이 층은 기판(1) 상의 다른 층으로부터 분리적으로 제공된다. 이러한 층은 어떠한 원하는 두께들로 제공될 수 있으며, 따라서 기판(1)의 표면(4)과 지지체(18) 사이의 간격은 원하는 어떠한 값으로도 조정될 수 있다.
양호하게는, 스페이서 소자들(20)은 도 7 내지 도 10에 도시된 바와 같이, 층구조(2)가 형성되는 층들의 스택으로 형성된다. 그러면, 여분의 층을 침착할 필요가 없다. 또한 스페이서 소자들(20)의 패턴은 동시에 층구조(2)의 형성으로 그리고 동일한 포토레지스트 마스크들을 이용하여 구현될 수 있다.
도 7 내지 도 10은 도 3에 도시된 제 1 반도체 장치에 이용된 층들로 구현될 수 있는 다수의 가능한 스페이서 소자들을 도시한다. 유사한 스페이서 소자들이 도 6에 도시된 제 2 반도체 장치에 사용된 층들로 형성될 수 있음이 명백하다.
어느 층이 스택에 포함되어야하는지 결정하는데 있어서, 층구조가 기판의 표면상에 얼마나 높게 되어야 하는지 확인되어야 한다. 코일(12)의 턴들(16)은 층구조(2)에서 가장 높은 점들을 형성한다. 가장 높은 점들은 절연 재료(7), 전도성 재료(9), 절연 재료(13), 전도성 재료(15) 및 보호막 재료(17)의 층들의 스택에 의해 형성됨이 도 3으로부터 명백하다. 스페이서 소자(20)는 이들 층(7, 9, 13, 15, 17)을 또한 포함하는 스택으로 형성된다. 상기 스페이서 소자들(20)는 이 경우 층구조(2)의 가장 높은 점과 같은 높이가 같다.
도 8은 기판(1)의 표면(4)상에 제공되는 모든 층들의 스택으로 형성된 스페이서 소자들(20)의 구성을 도시한다. 도 8에 도시된 스페이서 소자는 도 7에 도시된 스페이서 소자층들 외에 반도체 재료층(5)을 포함한다. 스페이서 소자들(20)의 높이는 이 경우 항상 적어도 층구조(2)의 가능한 최대 두께와 같은 높이이다.
양호하게는, 스페이서 소자들(20)의 패턴은 스택층들의 일부로만 형성된다. 도 9는 층(5, 7, 9, 13, 15 및 17)의 스택으로 형성되는 스페이서 소자들(20)의 구성을 나타내며, 여기서 층(5, 7, 9, 13 및 15)만이 패턴으로 에칭된다. 스페이서 소자들(20)은 보호막층(17)에 의해 전체적으로 커버된다. 스페이서 소자들(20)의 다른 층들은 층(17)에 의해 보호되고, 예를 들면, 기판(1)과 지지체(18)가 서로 고정되는 접착제(19)와 접촉하지 않는다.
스페이서 소자들(20)들이 동시에 회로 소자들을 구성할 때, 공간이 기판(1)상에서 절약된다. 도 10은 전도성 재료(15)의 비교적 두꺼운 층으로 형성된 코일(12)의 턴들(16)을 두 배로 하는 스페이서 소자들을 나타낸다. 스페이서 소자들(20)은 층(7, 9 및 13)상에 놓여있는 코일(12)의 턴들(16)에 의해 형성된다. 따라서, 스페이서 소자들은 층(7, 9, 13, 15 및 17)에 형성된다. 금속층(15)은 비교적 두껍기 때문에, 그 위에 제공된 층(17)에 의해 실질적으로 방해되지 않는 측면(profile)을 그 내부에서 에칭하는 것이 가능하다. 따라서 접착 연결이 만들어질 때 접착제가 거의 없는 층(19)이 스페이서 소자들(20)과 지지체(18) 사이에 형성된다.

Claims (5)

  1. 평면 표면을 갖는 기판을 가지는 반도체 장치로서, 상기 평면 표면 위에 층구조가 다수의 층들로 형성되고, 상기 층구조가 형성된 상기 기판의 면이 스페이서 소자들을 둘러싸는 접착층에 의해 평면 지지체에 고정되는, 상기 반도체 장치에 있어서,
    상기 스페이서 소자들이 상기 기판의 표면상에 고정되고, 상기 스페이서 소자들 모두는 상기 표면으로부터 측정된 동일 높이를 가지며,
    상기 스페이서 소자들은 상기 층구조가 형성되는 상기 층들의 스택을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 스택은 상기 층구조가 형성되는 모든 층들을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 스페이서 소자들을 위한 패턴이 상기 스택의 층들의 일부에만 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 스페이서 소자들은 각각 회로 소자를 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 회로 소자는 코일인 것을 특징으로 하는 반도체 장치.
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