JPS63262857A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明はガリウムヒ素等の如く、高速かつ高集積度の化
合物半導体素子を用いる半導体装置に関し、特に高速度
の信号処理に用いられるものである。また、本発明はこ
のような半導体装置の製造方法に関する。
合物半導体素子を用いる半導体装置に関し、特に高速度
の信号処理に用いられるものである。また、本発明はこ
のような半導体装置の製造方法に関する。
高周波帯域、特にGH2帯での高速信号処理に適した半
導体装置として、ガリウムヒ素を用いる半導体装置が多
用されている。
導体装置として、ガリウムヒ素を用いる半導体装置が多
用されている。
このようなガリウムヒ素半導体装置にあける従来の実装
形態の例を第2図に示す。
形態の例を第2図に示す。
第2図(a>は従来のガリウムヒ素半導体装置の一例の
構成を示す断面図である。図示の通り、セラミックス製
のベース1の中央部に形成された凹部2にはガリウムヒ
素チップ3が載置され、このガリウムヒ素チップ3上の
電極(図示せず。)とベース1の凹部2の周囲に形成さ
れた厚膜印刷配線4とは、金等のボンディングワイヤ5
により接続されている。
構成を示す断面図である。図示の通り、セラミックス製
のベース1の中央部に形成された凹部2にはガリウムヒ
素チップ3が載置され、このガリウムヒ素チップ3上の
電極(図示せず。)とベース1の凹部2の周囲に形成さ
れた厚膜印刷配線4とは、金等のボンディングワイヤ5
により接続されている。
ところが、セラミックスの表面は凹凸が多く、高精度の
配線は困難で必るため、厚膜印刷配線4は例えば最小幅
100μm程度であり、高密度の実装は不可能でおる。
配線は困難で必るため、厚膜印刷配線4は例えば最小幅
100μm程度であり、高密度の実装は不可能でおる。
特に、グランド配線の形成が困難であることからインピ
ーダンス整合を行なえず、配線パターンの自由度が少な
い。
ーダンス整合を行なえず、配線パターンの自由度が少な
い。
第2図(b)は他の実装形態を示す断面図である。図示
の通り、平坦なセラミックス製のベース11の上面には
薄膜配線12が形成され、中央部に載置されダイボンデ
ィングされたガリウムヒ素チップ13との間でワイヤ1
4により接続がなされている。この場合にも、セラミッ
クスを用いているため、薄膜配線であっても最小幅10
μm程度の配線が可能であるに過ぎず、多面配線も不可
能であるので高密度実装には適していない。
の通り、平坦なセラミックス製のベース11の上面には
薄膜配線12が形成され、中央部に載置されダイボンデ
ィングされたガリウムヒ素チップ13との間でワイヤ1
4により接続がなされている。この場合にも、セラミッ
クスを用いているため、薄膜配線であっても最小幅10
μm程度の配線が可能であるに過ぎず、多面配線も不可
能であるので高密度実装には適していない。
第2図(C)は更に他の従来の実装形態を示す断面図で
ある。図示の通りこの場合には、表面に薄膜配線層22
を形成したシリコン基板21上の中央部にガリウムヒ素
チップ23がダイボンディングされ、これと薄膜配線層
22との間でワイヤ24により接続がなされている。こ
の場合には、シリコン基板を採用したことにより表面の
平坦度が大幅に改善されるため、最小幅3μm程度の薄
膜配線層の形成が可能である。
ある。図示の通りこの場合には、表面に薄膜配線層22
を形成したシリコン基板21上の中央部にガリウムヒ素
チップ23がダイボンディングされ、これと薄膜配線層
22との間でワイヤ24により接続がなされている。こ
の場合には、シリコン基板を採用したことにより表面の
平坦度が大幅に改善されるため、最小幅3μm程度の薄
膜配線層の形成が可能である。
しかしながら、これらのいずれの場合にもワイヤを使用
しているため、そのための制約を受け、十分な高密度化
は達成されていない。また、ワイヤは配線容量等を伴う
ため、遅延を招きやすく高速動作には適さない。
しているため、そのための制約を受け、十分な高密度化
は達成されていない。また、ワイヤは配線容量等を伴う
ため、遅延を招きやすく高速動作には適さない。
そこで本発明は、十分な高密度化を達成でき、しかも高
速動作特性にすぐれた半導体装置およびその製造方法を
提供することを目的とする。
速動作特性にすぐれた半導体装置およびその製造方法を
提供することを目的とする。
本発明に係る半導体装置は、表面に第1の配線を形成し
てあるシリコン基板に設けられた凹部に化合物半導体チ
ップが埋め込まれ、チップとシリコン基板の凹部との間
の空隙上に平坦化手段が形成され、この上に化合物半導
体チップ上の電極と第1の配線とを接続する第2の配線
とを備えたことを特徴とする。
てあるシリコン基板に設けられた凹部に化合物半導体チ
ップが埋め込まれ、チップとシリコン基板の凹部との間
の空隙上に平坦化手段が形成され、この上に化合物半導
体チップ上の電極と第1の配線とを接続する第2の配線
とを備えたことを特徴とする。
また、本発明に係る半導体装置の製造方法は、エッチス
トッパとなるイオンを注入したシリコン基板の所定領域
を、エッチストッパが存在する部分までエツチングして
凹部を形成し、この凹部に化合物半導体チップを収納し
、凹部の周囲壁と化合物半導体チップの側壁間の空隙部
を覆うように絶縁膜を形成してパターニングし、このパ
ターニングされた樹脂膜の上に化合物半導体チップの電
極とシリコン基板にあらかじめ形成された第1の配線層
とを接続するよう、第2の配線層を形成したことを特徴
とする特 〔作用〕 本発明に係る半導体装置は、以上のように構成されるの
で、ワイヤを使用することなく薄膜で精密な配線が行わ
れるため、より高密度の配線が可能となり、配線容量の
低下等から高速動作が可能となるように作用する。
トッパとなるイオンを注入したシリコン基板の所定領域
を、エッチストッパが存在する部分までエツチングして
凹部を形成し、この凹部に化合物半導体チップを収納し
、凹部の周囲壁と化合物半導体チップの側壁間の空隙部
を覆うように絶縁膜を形成してパターニングし、このパ
ターニングされた樹脂膜の上に化合物半導体チップの電
極とシリコン基板にあらかじめ形成された第1の配線層
とを接続するよう、第2の配線層を形成したことを特徴
とする特 〔作用〕 本発明に係る半導体装置は、以上のように構成されるの
で、ワイヤを使用することなく薄膜で精密な配線が行わ
れるため、より高密度の配線が可能となり、配線容量の
低下等から高速動作が可能となるように作用する。
また、本発明に係る半導体装置の製造方法は、エッチス
トッパを打ち込んでから凹部形成のためのエツチングを
行い、また基板凹部と化合物半導体チップ間の空隙部を
覆うように絶縁膜を形成し、その上に配線層を形成する
ようにしているので、ワイヤボンディング工程を用いる
ことなく上記半導体装置を確実に製造することができる
。
トッパを打ち込んでから凹部形成のためのエツチングを
行い、また基板凹部と化合物半導体チップ間の空隙部を
覆うように絶縁膜を形成し、その上に配線層を形成する
ようにしているので、ワイヤボンディング工程を用いる
ことなく上記半導体装置を確実に製造することができる
。
以下、添附図面を参照して、本発明の一実施例を説明す
る。なお、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。
る。なお、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。
第1図は実施例に係る半導体装置と、その製造方法を示
す工程別断面図である。
す工程別断面図である。
第1図(e)はダイシング後のチップ50を示しており
、シリコン基板51の表面下に凹部54が形成され、こ
こにガリウムヒ素チップ55が埋め込まれている。そし
て、チップ55の表面はシリコン基板51の表面と同一
面をなすようになっている。また、このガリウムヒ素チ
ップの表面と凹部54の周囲の基板51の表面との間に
は、互いの端部にまたがるように絶縁膜56が形成され
ている。また、この絶縁膜56の上には例えばアルミニ
ウムの配線層57が形成され、従来の半導体装置のよう
にワイヤボンディングによる配線は存在していない。
、シリコン基板51の表面下に凹部54が形成され、こ
こにガリウムヒ素チップ55が埋め込まれている。そし
て、チップ55の表面はシリコン基板51の表面と同一
面をなすようになっている。また、このガリウムヒ素チ
ップの表面と凹部54の周囲の基板51の表面との間に
は、互いの端部にまたがるように絶縁膜56が形成され
ている。また、この絶縁膜56の上には例えばアルミニ
ウムの配線層57が形成され、従来の半導体装置のよう
にワイヤボンディングによる配線は存在していない。
この結果、ワイヤボンディングのためのボンティングパ
ッド等が不要となるので、そのためのスペースが不要で
あり、その分だけ多く薄膜配線を形成でき、高密度配線
が可能となっている。また、ワイヤの容量やインダクタ
ンスに起因する高周波特性の低下を防止できるようにな
っている。
ッド等が不要となるので、そのためのスペースが不要で
あり、その分だけ多く薄膜配線を形成でき、高密度配線
が可能となっている。また、ワイヤの容量やインダクタ
ンスに起因する高周波特性の低下を防止できるようにな
っている。
次に、このような半導体装置の製造工程を説明する。
まず、結晶方位(100)面の表面に所定のパターンで
配線(図示せず)が形成されているシリコン基板50を
準備する。なお、このシリコン基板50の所定の深さの
領域には、ホウ素イオンを7x 1019/cm3の高
ドーズ量となるようにあらかじめ打ち込んで形成したエ
ッチストッパ層52が存在している(第1図(a)に図
示)。次に、シリコン基板51の上に例えば二酸化シリ
コン(Sin2)、窒化シリコン(Sr N)等からな
るマスク53をパターニングして形成し、エチレンジア
ミン、ピロカテコール、水の混合液によるエッチャント
を用いて異方性エツチングを行う。
配線(図示せず)が形成されているシリコン基板50を
準備する。なお、このシリコン基板50の所定の深さの
領域には、ホウ素イオンを7x 1019/cm3の高
ドーズ量となるようにあらかじめ打ち込んで形成したエ
ッチストッパ層52が存在している(第1図(a)に図
示)。次に、シリコン基板51の上に例えば二酸化シリ
コン(Sin2)、窒化シリコン(Sr N)等からな
るマスク53をパターニングして形成し、エチレンジア
ミン、ピロカテコール、水の混合液によるエッチャント
を用いて異方性エツチングを行う。
このようにすると、水平面に対して54.7°の角度を
なす結晶方位(111)の側壁54aを有する凹部54
が形成される(第1図(b)に図示)。この凹部54の
深さは約200μmである。
なす結晶方位(111)の側壁54aを有する凹部54
が形成される(第1図(b)に図示)。この凹部54の
深さは約200μmである。
次に、マスク53を除去し、既に回路パターンが形成さ
れた厚さ200μmのガリウムヒ素チップ55を凹部5
4の中に載置し、例えば金−錫共晶合金を用いてダイボ
ンディングする(第1図(C)に図示)。このようにす
ると、ガリウムヒ素チップ55の厚ざと凹部54の深さ
が等しいため、ガリウムヒ素チップ55の表面とシリコ
ン基板51の表面とは同一面をなす。
れた厚さ200μmのガリウムヒ素チップ55を凹部5
4の中に載置し、例えば金−錫共晶合金を用いてダイボ
ンディングする(第1図(C)に図示)。このようにす
ると、ガリウムヒ素チップ55の厚ざと凹部54の深さ
が等しいため、ガリウムヒ素チップ55の表面とシリコ
ン基板51の表面とは同一面をなす。
続いて、仝而にポリイミド等の絶縁膜56をコーティン
グし、ガリウムヒ素チップ55上の1tfAおよび基板
51の表面上の配線が露出するようパターニングを行う
(第1図(d)に図示)。なお、この実施例の場合には
、絶縁膜のコーティングの際に凹部側壁54aとガリウ
ムヒ素チップ55の側壁との間の空隙は、通常は完全に
は埋められていないが、空隙は微小であるのでこれで十
分である。しかし、この空隙を完全に埋めるようにして
もよい。
グし、ガリウムヒ素チップ55上の1tfAおよび基板
51の表面上の配線が露出するようパターニングを行う
(第1図(d)に図示)。なお、この実施例の場合には
、絶縁膜のコーティングの際に凹部側壁54aとガリウ
ムヒ素チップ55の側壁との間の空隙は、通常は完全に
は埋められていないが、空隙は微小であるのでこれで十
分である。しかし、この空隙を完全に埋めるようにして
もよい。
次に、例えばアルミニウムのスパッタリング等により全
面に配線層を形成し、これをパターニングすることによ
り、ガリウムヒ素チップ55上の電極および基板51の
表面上の配線を接続する上層配線層57を形成する。こ
の配線の幅は10μm程度であり、一般の薄膜配線より
も太いが、ワイヤのような変形は無いため、従来と比べ
てより高密度の配線が可能となる。
面に配線層を形成し、これをパターニングすることによ
り、ガリウムヒ素チップ55上の電極および基板51の
表面上の配線を接続する上層配線層57を形成する。こ
の配線の幅は10μm程度であり、一般の薄膜配線より
も太いが、ワイヤのような変形は無いため、従来と比べ
てより高密度の配線が可能となる。
最侵に、全体の上にシリコン窒化膜やシリコン酸化膜等
の絶縁膜(図示せず。)をプラズマCVD法やECRス
パッタリング法により堆積して保護膜とし、ダイシング
装置のベース(図示せず。)に粘着チー158を用いて
固着する。そして、ダイシングブレードによりダイシン
グを行って個々のチップ50に分割する(第1図(e)
に図示)。このようにして得られたチップは、例えば錫
−銀共晶合金を用いてパッケージのベースにグイボンデ
ィングされ、パッケージが形成される。
の絶縁膜(図示せず。)をプラズマCVD法やECRス
パッタリング法により堆積して保護膜とし、ダイシング
装置のベース(図示せず。)に粘着チー158を用いて
固着する。そして、ダイシングブレードによりダイシン
グを行って個々のチップ50に分割する(第1図(e)
に図示)。このようにして得られたチップは、例えば錫
−銀共晶合金を用いてパッケージのベースにグイボンデ
ィングされ、パッケージが形成される。
本発明は上記実施例に限定されるものではなく、種々の
変形が可能である。
変形が可能である。
例えば、凹部形成のためのエツチングとしてエチレンジ
アミン系のエッチャントを用いているが、ヒドラジン系
のエッチセントでもよい。そして、このエッチャントの
種類に応じてマスクの材料を変更すればよい。
アミン系のエッチャントを用いているが、ヒドラジン系
のエッチセントでもよい。そして、このエッチャントの
種類に応じてマスクの材料を変更すればよい。
また、平坦化を行う層としてはポリイミド層に限ること
なく、耐熱性と絶縁性にすぐれた材料であればいかなる
ものでも使用することができる。
なく、耐熱性と絶縁性にすぐれた材料であればいかなる
ものでも使用することができる。
また、配線層の材料もアルミニウムに限られるものでは
なく、種々の導電材料を用いることができる。
なく、種々の導電材料を用いることができる。
ざらに、シリコン板の表面を結晶方位(110)面とす
れば、90度の側壁の孔部をエツチングにより形成する
ことができる。
れば、90度の側壁の孔部をエツチングにより形成する
ことができる。
以上、詳細に説明した通り、本発明に係る半導体装置に
よれば、シリコン基板に形成された四部中に化合物半導
体チップが載置され、薄膜配線で化合物半導体チップと
シリコン基板上の配線が接続されているので、ワイヤボ
ンディングにおいて避けられない配線容量に伴う信号遅
延を防止することができるとともに、配線領域を拡大す
ることができるという効果がある。
よれば、シリコン基板に形成された四部中に化合物半導
体チップが載置され、薄膜配線で化合物半導体チップと
シリコン基板上の配線が接続されているので、ワイヤボ
ンディングにおいて避けられない配線容量に伴う信号遅
延を防止することができるとともに、配線領域を拡大す
ることができるという効果がある。
また、本発明に係る半導体装置の製造方法によれば、ワ
イヤボンディングが不要であるので、工程の短縮化を図
ることができるという効果がある。
イヤボンディングが不要であるので、工程の短縮化を図
ることができるという効果がある。
第1図は本発明に係る半導体装置およびその製造方法を
示す工程別素子断面図、第2図は従来のガリウムヒ素半
導体装置の構成を示す素子断面図である。 1.11・・・セラミック基板、21.51・・・シリ
コン基板、3,13,23.55・・・ガリウムヒ素チ
ップ、52・・・エッチストッパ層、53・・・マスク
、54・・・凹部、56・・・絶縁膜、57・・・上層
配線層。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹第 1 図
示す工程別素子断面図、第2図は従来のガリウムヒ素半
導体装置の構成を示す素子断面図である。 1.11・・・セラミック基板、21.51・・・シリ
コン基板、3,13,23.55・・・ガリウムヒ素チ
ップ、52・・・エッチストッパ層、53・・・マスク
、54・・・凹部、56・・・絶縁膜、57・・・上層
配線層。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹第 1 図
Claims (1)
- 【特許請求の範囲】 1、表面に第1の配線を形成してあるシリコン基板に設
けられた凹部に埋め込まれた化合物半導体チップと、 この化合物半導体チップと前記シリコン基板の凹部との
間の空隙上に形成された平坦化手段と、この平坦化手段
の上に形成され、前記化合物半導体チップ上の電極と前
記シリコン基板上の第1の配線とを接続する第2の配線
と を備える半導体装置。 2、前記化合物半導体チップの表面と前記シリコン基板
の表面とが、ほぼ同一平面をなすことを特徴とする特許
請求の範囲第1項記載の半導体装置。 3、前記平坦化手段が、コーティングされたポリイミド
膜である特許請求の範囲第1項または第2項のいずれか
に記載の半導体装置。 4、前記化合物半導体がガリウムヒ素である特許請求の
範囲第1項ないし第3項のいずれかに記載の半導体装置
。 5、エッチストッパとなるイオンを所定の深さの領域に
注入したシリコン基板の所定領域を、前記エッチストッ
パが存在する部分までエッチングして凹部を形成する工
程と、 前記凹部に化合物半導体チップを収納する工程と、 前記凹部の周囲の壁と前記化合物半導体チップの側壁の
間の空隙部を覆うように絶縁膜を形成してパターニング
する工程と、 このパターニングされた絶縁膜の上に前記化合物半導体
チップの電極と前記シリコン基板上にあらかじめ形成さ
れた第1の配線層とを接続するように第2の配線層を形
成する工程と を備える半導体装置の製造方法。 6、前記絶縁膜がポリイミドである特許請求の範囲第5
項記載の半導体装置の製造方法。7、前記凹部を形成す
るためのエッチングがエチレンジアミン系のエッチャン
トを用いるものである特許請求の範囲第5項記載の半導
体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62098014A JPH0834264B2 (ja) | 1987-04-21 | 1987-04-21 | 半導体装置およびその製造方法 |
KR1019880004395A KR920003595B1 (ko) | 1987-04-21 | 1988-04-18 | 반도체장치 및 그 제조방법 |
CA000564487A CA1275331C (en) | 1987-04-21 | 1988-04-19 | Recessed semiconductor device |
EP88106396A EP0288052A3 (en) | 1987-04-21 | 1988-04-21 | Semiconductor device comprising a substrate, and production method thereof |
US07/649,183 US5188984A (en) | 1987-04-21 | 1991-02-04 | Semiconductor device and production method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62098014A JPH0834264B2 (ja) | 1987-04-21 | 1987-04-21 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63262857A true JPS63262857A (ja) | 1988-10-31 |
JPH0834264B2 JPH0834264B2 (ja) | 1996-03-29 |
Family
ID=14207963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62098014A Expired - Fee Related JPH0834264B2 (ja) | 1987-04-21 | 1987-04-21 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5188984A (ja) |
EP (1) | EP0288052A3 (ja) |
JP (1) | JPH0834264B2 (ja) |
KR (1) | KR920003595B1 (ja) |
CA (1) | CA1275331C (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246146A (ja) * | 1989-03-20 | 1990-10-01 | Matsushita Electron Corp | マイクロ波集積回路 |
JP2012004314A (ja) * | 2010-06-16 | 2012-01-05 | Mems Core Co Ltd | 実装体及びその製造方法 |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2582013B2 (ja) * | 1991-02-08 | 1997-02-19 | 株式会社東芝 | 樹脂封止型半導体装置及びその製造方法 |
JP2533272B2 (ja) * | 1992-11-17 | 1996-09-11 | 住友電気工業株式会社 | 半導体デバイスの製造方法 |
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