JPS5852338B2 - 実装体の製造方法 - Google Patents

実装体の製造方法

Info

Publication number
JPS5852338B2
JPS5852338B2 JP54030342A JP3034279A JPS5852338B2 JP S5852338 B2 JPS5852338 B2 JP S5852338B2 JP 54030342 A JP54030342 A JP 54030342A JP 3034279 A JP3034279 A JP 3034279A JP S5852338 B2 JPS5852338 B2 JP S5852338B2
Authority
JP
Japan
Prior art keywords
substrate
manufacturing
thickness
insulator
photosensitive resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54030342A
Other languages
English (en)
Other versions
JPS55121662A (en
Inventor
孝生 梶原
賢造 畑田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP54030342A priority Critical patent/JPS5852338B2/ja
Publication of JPS55121662A publication Critical patent/JPS55121662A/ja
Publication of JPS5852338B2 publication Critical patent/JPS5852338B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は実装体の製造方法に関し、とくに半導体集積回
路素子（ＩＣ，ＬＳＩ）等の実装に関する。
大型電子計算機等の機能数の増加あるいは電子腕時計、
電子卓上計算機、補聴器、ラジオ、トランシーバ等のよ
りポケッタブル化の要求に対してＩＣ，ＬＳＩを主体と
するこれらの装置はＩＣ。
ＬＳＩの実装方法そのものが、これらの装置の目的達成
のための重大な要因となっている。
例えば、大型電子計算機は機能数の増加に伴ない、使用
するＩＣ，ＬＳＩ、抵抗素子等の数は厖大なものであり
、これら受動素子、能動素子を相互に接続しひとつの回
路を作りあげるにあたっては、高密度な多数の素子の実
装が必要となる。
電子計算機等においては計算速度を高めるために、限定
された容器の中により多くの機能を詰め込むために、信
頼性を高めるために、素子群の相互の接続配線をより短
かくシ、高い密度の実装を可能にし、一定容器の中にど
れだけ多くの機能回路を集積するかがひとつの課題であ
る。
更に前記した、ボケツタフル装置においても、同様によ
り機能数を高めるため、あるいはよりポケッタブルな要
求に答えるため、より薄型、小型、軽量化しなければな
らない。
この為には、前記した如くのＩＣ，ＬＳＩ等の能動素子
、抵抗、容量等の受動素子の新しい実装方法を実現しな
ければならない。
本発明はこれらの目的達成のために、少なくとも複数個
の受動素子、能動素子の相互間の電極配線を同時に容易
に高密度に形成する製造方法を提供するものであって、
これにより、より薄型、小型、軽量化した実装方法を提
供せんとするものである。
第１図でまず従来提案されている高密度化に適した実装
方法について説明する。
第１図の製造方法は公知のゼネラルエレクトリック（Ｇ
Ｅ ）社から提案されたＳＴＤ法である。
この方法は、厚さ１．２〜３．６Ｍ程度のセラミック基
板１上に外部電極端子４，４′を有するＩＣ素子２，２
′を接着剤３゜３′で固定する（第１図ａ）。
次いでポリイミド樹脂膜５をＩＣ素子２，２′上から熱
圧着させてｂの構造を得る。
前記ポリイミド樹脂膜５上に感光性樹脂６を塗布し、前
記ＩＣ素子２，２′上の外部電極端子上のみを開孔させ
１、露出したポリイミド樹脂膜５をアルカリ溶液等で蝕
刻除去して開孔γ ７／を形成してＣの構造を得る。
しかるのち、感光性樹脂６を除去し、蒸着マスク法ある
いはメッキ法によりＣｒ −Ｃｕ −Ａ ｕの配線パタ
ーン８を被着せしめ、素子２，２′の開孔γ。
１′部、相互間を電気的に接続し、第１図ｄの構造を得
る。
この方法は同時に配線パターンが形成できる点で好都合
であるが、機能数の増加により受動素子、能動素子数が
増加した場合、セラミック基板１の平面積も増大する。
セラミック基板１の平面積の増大に伴い、セラミック基
板の機械的強度の強度は低下するから、これを保償する
ためにセラミック基板１の板厚も厚くしなければならな
い。
この板厚の増加は実装体を厚くする一方、重畳増加をま
ねき極めて不都合となる場合がある。
又、第１図ｄの構造においてもＩＣ素子２，２′の固定
用としてセラミック基板１を用いるため、実装体はセラ
ミック基板１の分だけ厚くなり、更にこの分だけ重量増
加になる。
この様に従来の実装方法においてはより薄型化、小型化
、軽量化の実現が困難であった。
次に本発明の実装製造方法についてのべる。
本発明はこのような問題に鑑みてなされたもので、加工
性、絶縁性に富む基板を用いた特有の製造方法により、
より薄型、小型、軽量化した実装体を容易に得ることの
できる方法を提供するものである。
第２図により本発明の実装体の製造方法の一実施例をの
べる。
まず、厚さ０．２〜０．５敲程度のＡｔ板１１に素子が
埋没する形状の凹部１２をプレス加工して形成する。
この凹部１２は任意の数形成できる。凹部１２の形状は
円形でも四角形でも加工出来るが、この凹部１２に埋没
する素子の形状とほぼ同一とする。
次いでＡｔ板１１の露出した表面に陽極酸化法等を用い
て５０λ〜５０００人の厚さのＡｔ２０３膜１３を形成
させる。
更に薄膜型の受動素子１４はスクリーン印刷法や蒸着法
により前記Ａｔ２０３膜１３上に任意の形状に形成させ
る事も出来る（第２図ａ）。
前記Ａｔ板１１は加工性に富むから、プレス加工による
凹部の形成や、折曲げ、開孔が容易に出来、更に表面に
形成された酸化皮膜１３は緻密で著しるしく安定な絶縁
膜である。
次いで、Ａｔ板１１の凹部１２に素子１５を接着剤等で
固定させる。
四部１２の深さは、前記素子１５の厚さにほぼ等しく作
られる。
素子１５をＩＣ，ＬＳＩとして説明すれば、素子１５上
にはＡｔ膜で形成した電極端子１６ 、１６’が設けら
れている。
前記素子１５が凹部に固定されたならば感光性樹脂１７
を前記素子１５の表面よりも厚く塗布する（第２図ｂ）
。
光蝕刻法により前記電極端子１６ 、１６’を開孔１８
、１ Ｂ’すると共に、前記素子１５の周縁部と凹部
の周縁部を含む領域に前記感光性樹の一部１９ 、１９
’を残存させ第２図Ｃの状態を得る。
前記感光性樹脂のパターンは熱硬化され、溶剤に対して
不溶とする。
第２図Ｃの状態で素子１′５上の感光性樹脂の膜厚は約
２０００人〜５０μｍ程度である。
次に蒸着マスク法、光蝕刻法によって複数層からなる金
属膜の配線パターン２０ 、２０’を構成する。
第２図ｄにおいて配線パターン２０は素子１５の電極端
子１６と受動素子１４の電極端子とを電気的に接続する
事になる。
蒸着マスク法で配線パターン２０，２０’を形成する場
合には、蒸着マスクのパターンは第２図ｄの配線パター
ン２０゜２０′と同一形状のものを用い、第２図Ｃの状
態で前記蒸着マスクを装着して、真空蒸着法によりＣｒ
−Ｃｕ、Ｃｒ−Ａｕ、Ｃｒ−Ｎｉ 、Ｔｉ−Ｃｕ、Ｔｉ
−ＣｕＡｕ等の複数層からなる金属膜を被着すれば、第
２図ｄの如く金属膜による配線パターン２０゜２０′を
得る。
パターン２０，２０’用の金属膜におけるＣｒ、Ｔｉは
被着体との密着を向上するために用いるもので５００〜
３０００人の膜厚を有する。
なお、金属膜のＣｕ、Ｎｉ、Ａｕは電導性を高めるため
に用い２０００〜３０μｍの厚さに設けられる。
又、第２図ｄにおいて光蝕刻法で配線パターンを形成す
る場合には、第２図Ｃの状態に真空蒸着法により前記複
数層からなる金属膜を全面に被着した後、第２の感光性
樹脂（図示せず）を塗布し、前記感光性樹脂による配線
パターンを形成、露出した前記複数層からなる金属膜を
除去すれば、第２図ｄの状態を得る。
第３図は第２図ｄの平面図を示すものであって、線Ａ−
にの断面図が第２図ｄに相当する。
第３図において、２０“は他の配線パターン、２１，２
２は他の受動素子、２３は他の能動素子で、この素子２
３も１５と同じくＡｔ板の凹部に設置される。
本発明の実施例においては、前記Ａｔ板の一主面に配線
パターン、凹部、受動素子の形成を行なっているが、前
記ＡＬ板の反対面にもこれらのものを形成しても良い。
以上のべた如く本発明の製造方法はＡｔ基板等のもつ、
加工性、酸化膜の安定性、形成した酸化膜の絶縁性の高
さ、更に軽量性を利用する事により、従来実現が困難と
された下記のすぐれた効果を得ることができる。
■ 薄型化、小型化が向上する。
すなわち基板が金属であるため衝撃、曲げ等の機械的強
度に耐え、基板厚みを薄く出来、本発明の素子埋込みの
製造方法により実装体の厚みは素子の厚みとなる。
従来の如くの製造方法であれば、仮にセラミック基板が
１．２Ｍ、これに素子の板厚を０、３ ｗｌとすれば全
体は１．５ｆｉとなる。
一方本発明では、素子がＩＣであれば、０．３Ｍであり
、この厚さに製造段階では多少附加され更にＡｔ板の板
厚が加算されたとしても約０．７１１ｍ、程度であるか
ら、実装体の最終厚さは従来の約１／２以下になる。
したがって著しるしい薄型化、小型化が実現出来る。
■ 全体の厚さが薄型化されるため著しるしい軽量化が
実現される。
例えば、平面積が５ｃｒｒＬ×５二の従来のセラミック
基板に実装された場合厚みを１，２綴とすれば、比重が
２．５．ｙ／＝であるから全体の重量は７．５ｇとなる
。
一方本発明の場合は板厚０．３Ｍ、を用いれば、Ａｔ板
の比重が２．７ｇ／ｃｒｉｔであるから全体の重量は２
．０３ｇになる。
したがって１／３以下の重量になる。■ 基板をＡｔ板
で構成すれば、基板自体を自由に切断、折曲げ、ネジ穴
加工が出来るため、実装体を他の装置、あるいは容器に
組み込む場合に、実装体に固定手段を附加出来、組み込
み固定するための部品数、工数が低減できる。
■ 本発明では、金属板上に絶縁物を形成したのち、絶
縁物のピンホール等の絶縁性の検査ができ、基板段階で
良、不良の判定ができ、実装体の歩留り向上がはかれる
。
■ また、基板表面の絶縁物上に自由に任意の形状の素
子を形成することができる。
以上のように、本発明は表面が絶縁物よりなる金属基板
に凹部を設け、ここに素子を固定し、その素子上の一部
および周辺部にのみ選択的に感光性樹脂を残存させ、素
子および絶縁物の他の素子の電極上に配線パターンを形
成させるものであり、薄型、小型、軽量化に好適な高密
度実装が可能となり、高密度な電子機器の作成に大きく
寄与し、種々な素子を歩留りよく一体形成することがで
きる。
また、基板としてアルミニウム等の軽金属を用いれば容
易に加工が可能となり、工数を大幅に増やすことなく容
易に高密度な実装が可能となり工業的にも大きな価値を
もたらすものである。
【図面の簡単な説明】
第１図ａ〜ｄは従来の実装方法の一例の工程断面図、第
２図ａ ＝ ｄは本発明の一実施例にかかる実装方法の
工程断面図、第３図は第２図ｄの工程における実装体の
概略平面図である。 １１・・・・・・Ａｔ体、１２・・・・・・凹部、１３
・・・・・・Ａｔ２０３膜、 １４，２１，２２・・・
・・・受動素子、１５．２３・・・・・・素子、１７
、１９ 、１９’・・・・・・感光性樹脂、ｉ ａ 、
ｉ ｓ’・・・・・・開孔、２０，２０’・・・・・
・配線パターツ。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも表面が絶縁物でおおわれた金属基板にあ
    らかじめ設けられた所定の凹部に素子を固定する工程と
    、次いで前記素子表面および基板の表面に感光性樹脂を
    塗布し、前記基板の凹部以外の前記感光性樹脂を除去す
    るとともに、前記素子の電極端子以外の領域および前記
    素子の周縁部と基板の凹部の周縁部を含む領域に前記感
    光性樹脂を残存せしめる工程と、前記素子の電極素子と
    前記基板の絶縁物上に形成された他の電極端子間とに金
    属膜配線パターンを形成する工程とを備えたことを特徴
    とする実装体の製造方法。 ２ 金属膜配線パターンが蒸着マスク法もしくは光蝕刻
    法によって形成されることを特徴とする特許請求の範囲
    第１項に記載の実装体の製造方法。 ３ 絶縁物上に薄膜型の受動素子を形成し、この受動素
    子の電極上に金属膜配線パターンを接続することを特徴
    とする特許請求の範囲第１項に記載の実装体の製造方法
    。 ４ 基板がアルミニウムよりなり、その表面に酸化アル
    ミニウムよりなる絶縁物を形成することを特徴とする特
    許請求の範囲第１項に記載の実装体の製造方法。
JP54030342A 1979-03-14 1979-03-14 実装体の製造方法 Expired JPS5852338B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP54030342A JPS5852338B2 (ja) 1979-03-14 1979-03-14 実装体の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP54030342A JPS5852338B2 (ja) 1979-03-14 1979-03-14 実装体の製造方法

Publications (2)

Publication Number Publication Date
JPS55121662A JPS55121662A (en) 1980-09-18
JPS5852338B2 true JPS5852338B2 (ja) 1983-11-22

Family

ID=12301150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54030342A Expired JPS5852338B2 (ja) 1979-03-14 1979-03-14 実装体の製造方法

Country Status (1)

Country Link
JP (1) JPS5852338B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570337A (en) * 1982-04-19 1986-02-18 Olin Corporation Method of assembling a chip carrier
JPH0834264B2 (ja) * 1987-04-21 1996-03-29 住友電気工業株式会社 半導体装置およびその製造方法
JPH01257339A (ja) * 1988-04-06 1989-10-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH02155256A (ja) * 1988-12-08 1990-06-14 Mitsubishi Electric Corp 半導体装置
US5139969A (en) * 1990-05-30 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Method of making resin molded semiconductor device
JP6199094B2 (ja) * 2013-06-28 2017-09-20 富士機械製造株式会社 回路機器製造方法および、成形用の型

Also Published As

Publication number Publication date
JPS55121662A (en) 1980-09-18

Similar Documents

Publication Publication Date Title
TW480636B (en) Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US5889325A (en) Semiconductor device and method of manufacturing the same
US6395626B1 (en) Method of forming bonding projecting electrodes
US20060112544A1 (en) Wiring board manufacturing method
JPH02272737A (ja) 半導体の突起電極構造及び突起電極形成方法
TW200405486A (en) Method for producing wiring substrate
JPH04229691A (ja) 多層配線基板
US20220015243A1 (en) Method for manufacturing embedded circuit board, embedded circuit board, and application
US20040207059A1 (en) Package structure with a cavity
JP2001176904A (ja) 半導体装置及びその製造方法
KR100373398B1 (ko) 수동소자 내장형 멀티칩모듈 기판 및 그 제조방법
JP2622156B2 (ja) 集積回路パッド用の接触方法とその構造
JPS5852338B2 (ja) 実装体の製造方法
CN110400741A (zh) 一种lcp柔性基板无源阻容元件的制备方法
JPH11204519A (ja) 半導体装置及びその製造方法
JPH025014B2 (ja)
US4460224A (en) Foldable circuit assembly
CN100470781C (zh) 半导体装置及其制造方法
JPH0621248Y2 (ja) ピングリッドアレイパッケージ用回路基板
WO2020166550A1 (ja) 電子部品モジュールの製造方法、及び電子部品モジュール
JPH01189102A (ja) 回路部品の電極製造方法
JP2813588B2 (ja) 半導体装置およびその製造方法
JPH02267941A (ja) 突起電極の形成方法
JP2571960B2 (ja) 両面可撓性回路基板及びその製造法
KR20020054112A (ko) 수동 소자 내장형 멀티 칩 모듈 기판 제조 방법