JP2012004314A - 実装体及びその製造方法 - Google Patents
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Abstract
【解決手段】実装チップ11ijと、この実装チップ11ijの上面側に設けられたチップ収納凹部の内部に、上面がこの実装チップ11ijの上面と同一レベルとなるように埋め込まれた機能素子チップ21,31,41と、この機能素子チップ21,31,41のこの上面を含んで、この実装チップ11ijのこの上面の上に設けられた上面側配線用絶縁膜111と、この上面側配線用絶縁膜111上に配置され、この機能素子チップ21,31,41と電気的に接続された上面側実装配線57,56,52,53,58とを備える。
【選択図】図1
Description
本発明の第1の実施の形態に係る実装体は、図1に示すように、実装チップ11ijと(添え字のi,jは、それぞれ、基板用ウェハの表面に割り当てられるチップ領域のレイアウトで決まる整数である。)、実装チップ11ijの内部に設けられた、複数のチップ収納凹部の内部にそれぞれ配置された、機能素子チップ21,31,41と、機能素子チップ21の上に設けられた多層配線層の内の最上層の配線225a,225c、機能素子チップ31の上に設けられた多層配線層の内の最上層の配線314a,314bi,314c、機能素子チップ41の上に設けられた配線層の内の最上層の配線442,441とを、相互に電気的に接続する上面側実装配線56,52,53を備える。
図2〜図13を用いて、本発明の第1の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、図2(a)、図2(b)、図2(c)にそれぞれ断面図を示すように、機能素子2,3,4を予め用意されたハードウェアライブラリーから選択する(図4(a)、図4(b)、図4(c)参照。)。本発明の第1の実施の形態に係る実装体では、機能素子2として半導体集積回路等の半導体関連デバイス、機能素子3として貫通配線部品をなすMEMS関連部品、機能素子4としてMEMSリレーであるMEMS関連デバイスの場合で説明するが、これらの機能素子2,3,4に限定されるものではない。機能素子2,4は能動的な機能素子の例であり、機能素子3は受動的な機能素子の例である。図3(a)、図3(b)、図3(c)は、それぞれ図2(a)、図2(b)、図2(c)の断面図に対応する上面図である。図4(a)に示すように、機能素子2は半導体関連デバイスライブラリー(ハードウェアライブラリー)2aとして多数用意された機能素子2-1,2-2,2-3,……の内の一つの機能素子として採用し、図4(b)に示すように、機能素子3はMEMS関連部品ライブラリー(ハードウェアライブラリー)3aとして多数用意された機能素子3-1,3-2,3-3,3-4,3-5,……の内の一つの機能素子として採用し、図4(c)に示すように、機能素子4は、MEMS関連デバイスライブラリー(ハードウェアライブラリー)4aとして多数用意された機能素子4-1,4-2,4-3,4-4,4-5,……の内の一つの機能素子として採用するようにすれば、多品種小量製品の迅速対応化が可能である。図4(a)、図4(b)、図4(c)では3つのハードウェアライブラリー2a,3a,4aが例示的に示されているが、多品種小量製品の迅速対応のためには、更に多くのハードウェアライブラリーを用意しておけばよいことは勿論である。
例1-1(LSIチップ):
本発明の第1の実施の形態において、ハードウェアライブラリーとして用意される機能素子2は、例えば、図14(b)に示すように、厚さ50μm〜350μmの第1導電型(p型)の半導体基板(Si基板)である機能素子チップ21ijと、機能素子チップ21ijの上部の表面近傍に埋め込まれた第2導電型(n型)の半導体領域211を備えるLSIチップである(添え字のi,jは、それぞれ、図14(a)に示すLSI用半導体ウェハ21Wの表面に割り当てられるチップ領域のレイアウトで決まる整数である。)。半導体領域211は、例えばMOSトランジスタのソース領域若しくはドレイン領域である。LSIチップとしては、多数の第1導電型(p型)及び第2導電型(n型)の半導体領域が、機能素子チップ21ijの表面近傍に埋め込まれているが、図14(b)においては、便宜上、1個の半導体領域211のみを模式的に図示している。半導体領域211の上には高融点金属のシリサイドからなるコンタクト領域221a,221b,221cが設けられている。機能素子チップ21ijの上面にはシリコン酸化膜(SiO2)からなるフィールド絶縁膜212が形成され、フィールド絶縁膜212中に設けられたコンタクトプラグ222a,222b,222cがそれぞれコンタクト領域221a,221b,221cに接続されている。フィールド絶縁膜212の上面には、第1層の表面配線223a,223bが設けられ、第1層の表面配線223a,223bがそれぞれコンタクトプラグ222a,222b,222cに接続されることにより、第1層の表面配線223a,223bがそれぞれ、半導体領域211に電気的に接続されている。第1層の表面配線223a,223bの上にはSiO2からなる層間絶縁膜213が形成され、層間絶縁膜213中に設けられたコンタクトプラグ224a,224cがそれぞれ第1層の表面配線223a,223bに接続されている。層間絶縁膜213の上面には、第2層の表面配線(最上層の表面配線)225a,225cが設けられ、第2層の表面配線225a,225cがそれぞれコンタクトプラグ224a,224cに接続されることにより、第2層の表面配線225a,225cがそれぞれ、第1層の表面配線223a,223bに接続され、更に、第1層の表面配線223a,223bが半導体領域211に電気的に接続されている。図14(b)では、第2層の表面配線が、最上層の表面配線になっているが、図面を簡略化(模式化)しているための便宜上の表現であり、周知のように、実際のLSIチップであれば、7層〜8層以上の多層配線構造が、機能素子チップ21ij上に設けられている。
本発明の第1の実施の形態において、ハードウェアライブラリーとして用意される機能素子4は、例えば、図15(b)に示すように、厚さ50μm〜350μmの第1導電型(p型)の半導体基板(Si基板)である機能素子チップ41ijと(添え字のi,jは、それぞれ、図15(a)に示すMEMSデバイス用ウェハ41Wの表面に割り当てられるチップ領域のレイアウトで決まる整数である。)、機能素子チップ41ijの上面に設けられたSiO2膜等からなる下地絶縁膜411と、下地絶縁膜411の上に一方の端部(固定端)を固定し、対向する他方の端部(自由端)を可動として、自由端側の可動接点でオン・オフのスイッチング動作を行うように、温度変化とともに湾曲する片持ち梁部(423,424)とを備えるMEMSリレーである。
例2−1(貫通配線部品):
本発明の第1の実施の形態において、ハードウェアライブラリーとして用意される機能素子3は、図16(b)に示すように、機能素子チップ31ijと、機能素子チップ31ijの内部に設けられた複数の貫通孔の内部にそれぞれ配置された、複数の貫通配線311a,311bi,311cとを備える貫通配線部品である(添え字のi,jは、それぞれ、図16(a)に示すMEMS関連部品用ウェハ31Wの表面に割り当てられるチップ領域のレイアウトで決まる整数である。)。機能素子チップ31ijには、半導体基板、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板等が、機能素子3の使用目的に応じて、任意に選択することが可能である。
MEMS関連部品のチップとして、ハードウェアライブラリーに用意される機能素子3の他の構造例として、例えば、図17に示すような多層配線部品のチップが採用可能である。図17に示す多層配線部品としての機能素子3は、厚さ50μm〜350μmの第1導電型(p型)の半導体基板(Si基板)である機能素子チップ31ijと、機能素子チップ31ijの上面に設けられたSiO2膜等の絶縁膜からなるフィールド絶縁膜331と、フィールド絶縁膜331の上面に設けられた第1層の表面配線351a,351b,351c,351dと、第1層の表面配線351a,351b,351c,351dの上に設けられたSiO2膜等の絶縁膜からなる第1の層間絶縁膜332と、第1の層間絶縁膜332の上面に設けられた第2層の表面配線353a,353b,353c,353dと、第2層の表面配線353a,353b,353c,353dの上に設けられたSiO2膜等の絶縁膜からなる第2の層間絶縁膜333と、第2の層間絶縁膜333の上面に設けられた第3層の表面配線355a,355dとを備える。第2層の表面配線353a,353b,353c,353dがそれぞれコンタクトプラグ352a,352b,352c,352dに接続されることにより、第2層の表面配線353a,353b,353c,353dがそれぞれ、第1層の表面配線351a,351b,351c,351dに接続されている。更に、第3層の表面配線355a,355dがそれぞれコンタクトプラグ354a,354b,354dに接続されることにより、第3層の表面配線355a,355dがそれぞれ、第2層の表面配線353a,353b,353c,353dに接続されている。図17では、第3層の表面配線355a,355dが、最上層の表面配線になっているが、図面を簡略化(模式化)しているための便宜上の表現であり、4層以上の多層配線構造であっても構わないことは勿論である。
MEMS関連部品のチップとして、ハードウェアライブラリーに用意される機能素子3の更に他の構造例として、例えば、図18に示すようなL−C−R受動素子回路のチップが採用可能である。図18に示すL−C−R受動素子回路としての機能素子3は、厚さ50μm〜350μmの第1導電型(p型)の半導体基板(Si基板)である機能素子チップ31ijと、機能素子チップ31ijの上面に設けられたSiO2膜等の絶縁膜からなるフィールド絶縁膜331と、フィールド絶縁膜331の上面に設けられた第1のキャパシタ電極層341と抵抗配線層334と、第1のキャパシタ電極層341と抵抗配線層334の上に設けられたSiO2膜等の絶縁膜からなる第1の層間絶縁膜332と、第1の層間絶縁膜332の上面に設けられた第2層の表面配線343a,343b及び第2のキャパシタ電極層343d、第2層の表面配線343a,343b及び第2のキャパシタ電極層343dの上に設けられたSiO2膜等の絶縁膜からなる第2の層間絶縁膜333と、第2の層間絶縁膜333の上面に設けられた第3層の表面配線345a,345b,345c,345dとを備える。第2層の表面配線343a,343bがそれぞれ第1の層間絶縁膜332中に設けられたコンタクトプラグ342a,342bに接続されることにより、第2層の表面配線343aと第2層の表面配線343bとの間に、抵抗配線層334が接続されている。そして、第3層の表面配線345a,345bがそれぞれ第2の層間絶縁膜333中に設けられたコンタクトプラグ344a,344bに接続されることにより、第3層の表面配線345aと第3層の表面配線,345bとの間に、抵抗配線層334が接続され、抵抗体Rを構成している。
MEMS関連部品のチップとして、ハードウェアライブラリーに用意される機能素子3の更に他の構造例として、例えば、図19に示すような段差配線346を有する立体構造部品のチップも採用可能である。図19に示す立体構造部品としての機能素子3は、厚さ50μm〜350μmの第1導電型(p型)の半導体基板(Si基板)である機能素子チップ31ijと、機能素子チップ31ijの上部に設けられた凹部31sと、機能素子チップ31ijの上面から凹部31sの表面にかけて設けられたSiO2膜等の絶縁膜からなるフィールド絶縁膜335と、フィールド絶縁膜335の上面に沿って、機能素子チップ31ijの上面側から凹部31sの側面を経て、凹部31sの底面にかけて設けられた段差配線346とを備える。更に、凹部31sの右側の機能素子チップ31ijの上面に位置するフィールド絶縁膜335の上には、上面配線347が、段差配線346とは、電気的に独立して設けられている。
第1の実施の形態に係る実装体では、図1に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっている例を示したが、図21(b)に例示したような有底の凹部のみとし、貫通孔がないトポロジーでも構わない。
図20〜図21を用いて、本発明の第2の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、基板用ウェハ11Wを用意し、この基板用ウェハ11Wの表面(上面)上に、フォトレジストを塗布し、ステップ・アンド・リピート方式等によるフォトリソグラフィ技術によりフォトレジストを、逐次露光することで、基板用ウェハ11Wの表面にマトリクス状に2次元配置された各チップ領域にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ11WをRIE法等でエッチングして、基板用ウェハ11Wの上面から内部に向かうチップ収納凹部11sを形成する。図4(d)に示したのと同様に、ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ11Wの表面に2次元配置された各チップ領域のそれぞれに、チップ収納凹部11sが形成される。例えば150mmφの基板用ウェハ11Wであれば、20mm×30mmのチップ領域が、図4(d)に示したのと同様に、基板用ウェハ11Wの表面に20個割り当てられるが、チップ領域の面積を小さくすれば、20個以上の配置が可能であることは勿論である。チップ収納凹部11sの開口に用いたフォトレジストを除去後、基板用ウェハ11Wの全面を熱酸化し、図20に示すように、各チップ領域において、基板用ウェハ11Wの上面からチップ収納凹部11sの表面に渡るSiO2膜の上面保護絶縁膜113及び基板用ウェハ11Wの下面に下面保護絶縁膜114を形成する。
第1の実施の形態に係る実装体では、図1に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となっている3つのチップ収納凹部を有する例を示し、第2の実施の形態に係る実装体では、図21(b)に例示したような有底の凹部のみが存在して貫通孔がないトポロジーを示したが、逆に、有底の凹部がなく、貫通孔のみが存在するトポロジーでも構わない。
図22〜図23を用いて、本発明の第3の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、基板用ウェハ11Wを用意し、この基板用ウェハ11Wの表面(上面)上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光することで、基板用ウェハ11Wの表面にマトリクス状に2次元配置された各チップ領域の中央部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ11WをイオンミリングやRIE法等でエッチングして、基板用ウェハ11Wの上面から下面まで貫通する、貫通孔11tpを各チップ領域のそれぞれの中央部に開口する。基板用ウェハ11Wとしては、入手の容易性から、例えば、50〜1000Ωcm程度の(100)面を主表面とするp型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な100mmφ〜300mmφの円盤状のウェハ形状であることが好ましい。
第1の実施の形態に係る実装体では、図1に示したように、両側のチップ収納凹部の深さが等しく、中央のチップ収納凹部の深さがチップ両側のチップ収納凹部よりも深い貫通孔となり、実装チップ11ijを貫通する貫通配線部品チップとして機能素子チップ31ijが用いられ、機能素子チップ31ijの貫通孔に貫通配線311a,311bi,311cが設けられることにより、貫通配線311a,311bi,311cを介して、実装チップ11ijの上面の表面配線314a,314bi,314cと実装チップ11ijの下面(裏面)の裏面配線317a,317bi,317cとを、それぞれ独立した経路で互いに電気的に接続し、裏面配線317a,317bi,317cを、第1の実施の形態に係る実装体の入出力端子として機能させていたが、実装チップ11ij自身が貫通配線を作り込んでいれば、機能素子チップ31ijのような貫通配線部品チップは不要となる。
図25〜図27を用いて、本発明の第4の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、基板用ウェハ11Wを用意し、この基板用ウェハ11Wの表面(上面)上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハ11Wの表面にマトリクス状に2次元配置された各チップ領域の周辺部に貫通孔開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ11WをイオンミリングやRIE法等でエッチングして、基板用ウェハ11Wの上面から下面まで貫通する、複数の貫通孔11pa,11pb,…を各チップ領域のそれぞれの周辺部に開口する。複数の貫通孔11pa,11pb,…の開孔に用いたフォトレジストを除去し、新たなフォトレジストを基板用ウェハ11Wの上面上に塗布し、フォトリソグラフィ技術により新たなフォトレジストを、逐次露光して、基板用ウェハ11Wの表面にマトリクス状に2次元配置された各チップ領域の中央部にチップ収納凹部開口用のパターンを形成する。次いで、この新たなフォトレジストをマスクにして基板用ウェハ11WをRIE法等でエッチングして、図25(a)に示すように、基板用ウェハ11Wの上面から内部に向かうチップ収納凹部11sを各チップ領域の中央部に形成する。基板用ウェハ11Wとしては、入手の容易性から、例えば、50〜1000Ωcm程度の(100)面を主表面とするp型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な100mmφ〜300mmφの円盤状のウェハ形状であることが好ましい。
図24を用いて説明した実装チップ11ijは、実装チップ11ijの周辺部に、上面保護絶縁膜117、実装チップ11ij及び下面保護絶縁膜118を貫通する複数の貫通孔が設けられ、この複数の貫通孔を介して、複数の貫通配線161a,161b,……が実装チップ11ijを貫通するように設けられている構造を例示したが、実装チップ11ijを貫通する貫通孔の位置は、周辺部近傍に限定されるものではなく、実装体の設計仕様により、任意の位置に選定可能であり、例えば、図32に示すように、実装チップ11ijの中央部に位置しても構わない。又、チップ収納凹部の底部に、貫通孔が設けられ、この貫通孔を介して、貫通配線が実装チップ11ijを貫通するように設けられていても構わない。実装チップ11ijの中央部において、実装チップ11ij自身が貫通配線を作り込んでいれば、機能素子チップ31ijのような貫通配線部品チップは不要となることは、図24を用いた実装体と同様である。更に、チップ収納凹部の側壁は垂直側壁に限定されず、図32に示すようなテーパ形状の側壁を有するメサ型(船型)の断面形状の船型チップ収納凹部でも構わない。
図32(a)及び(b)を用いて、本発明の第4の実施の形態の変形例に係る実装体に用いる実装チップの基礎となるチップ領域11CAijの製造方法を説明する。なお、以下に述べるチップ領域11CAijの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、基板用ウェハを用意し、この基板用ウェハの表面(上面)上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハの表面にマトリクス状に2次元配置された各チップ領域11CAijの中央部にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハをRIE法等でエッチングして、基板用ウェハの上面から内部に向かう船型チップ収納凹部を各チップ領域11CAijの中央部に形成する。基板用ウェハとしては、入手の容易性から、例えば、50〜1000Ωcm程度の(100)面を主表面とするp型シリコンウェハ等の半導体ウェハが例示できるが、必ずしも半導体ウェハに限られるものではない。例えば、半導体ウェハ以外に、セラミック基板、樹脂基板又は耐熱ガラス基板等の高比抵抗基板、半絶縁性基板若しくは絶縁体基板が採用可能であるが、後述するように、フォトリソグラフィ技術等の半導体プロセス技術を適用する上で、セラミック基板、樹脂基板又は耐熱ガラス基板等の他の基板も、半導体ウェハと同様な100mmφ〜300mmφの円盤状のウェハ形状であることが好ましい。
第1の実施の形態に係る実装体では、図1に示したように、両側に深さの等しいチップ収納凹部2h、4hが2つあり、これらの2つのチップ収納凹部2h、4hの中央に、貫通孔となっているチップ収納凹部3hを設け、3つのチップ収納凹部2h、3h、4hが連続して一体の凹部となっている構造例を示したが、複数のチップ収納凹部は独立して設けられてもよく、図33に例示したような互いに深さの異なる有底の凹部のみとし、貫通孔がないトポロジーでも構わない。
図34〜図35を用いて、本発明の第5の実施の形態に係る実装体の製造方法を説明する。なお、以下に述べる実装体の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、基板用ウェハ11Wを用意し、この基板用ウェハ11Wの表面(上面)上に、フォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストを、逐次露光して、基板用ウェハ11Wの表面にマトリクス状に2次元配置された各チップ領域にチップ収納凹部開口用のパターンを形成する。次いで、このフォトレジストをマスクにして基板用ウェハ11WをRIE法等でエッチングして、図34(a)に示すように、基板用ウェハ11Wの上面から内部に向かう深いチップ収納凹部11dr及び浅いチップ収納凹部11srを形成する。ステップ・アンド・リピート方式等でエッチング用マスクのパターンを形成しているので、実際には基板用ウェハ11Wの表面に2次元配置された各チップ領域のそれぞれに、深いチップ収納凹部11dr及び浅いチップ収納凹部11srが周期的に形成される。例えば150mmφの基板用ウェハ11Wであれば、20mm×30mmのチップ領域が、図4(d)に示したのと同様なレイアウトで、基板用ウェハ11Wの表面に20個割り当てられるが、チップ領域の面積を小さくすれば、20個以上の配置が可能であることは勿論である。深いチップ収納凹部11dr及び浅いチップ収納凹部11srの開口に用いたフォトレジストを除去後、基板用ウェハ11Wの全面を熱酸化し、図34(b)に示すように、各チップ領域において、基板用ウェハ11Wの上面から深いチップ収納凹部11dr及び浅いチップ収納凹部11srの表面に渡るSiO2膜の上面保護絶縁膜119a及び基板用ウェハ11Wの下面に下面保護絶縁膜119bを形成する。
第1の実施の形態に係る実装体では、図1に示したように、実装チップ11ijを貫通する機能素子チップ31ijの貫通孔に貫通配線311a,311bi,311cが設けられ、貫通配線311a,311bi,311cを介して、実装チップ11ijの上面の表面配線314a,314bi,314cと実装チップ11ijの下面(裏面)の裏面配線317a,317bi,317cとがそれぞれ独立した経路で、互いに電気的に接続することにより、裏面配線317a,317bi,317cが、第1の実施の形態に係る実装体の入出力端子として機能していたが、第5の実施の形態に係る実装体には貫通配線がないので、実装チップ11ijの上面側の上面側配線用絶縁膜169上に設けられた実装配線175a,175b,175c,175dが、実装体の入出力端子として機能する。
本発明の第6の実施の形態に係る実装体は、図37に示すように、第1の実施の形態で説明した実装チップ11ijとして示した構造の下部を、研削及び研磨等で除去して、チップの厚さを薄くして上層基板を構成し、この薄くした上層基板の下面に下面側実装配線151b,151d,151e,151g,151hを形成している。そして、この上層基板の下面側実装配線151b,151d,151e,151g,151hと、下層基板となるULSIチップ14の上面側の上層基板接続配線(ランド)146b,146d,146e,146g,146h,……とを、バンプ147b,147d,147e,147g,147h,……を用いて電気的に接続した縦方向に積層した3次元構造のマルチ・チップ・モジュールである。
図38〜図39を用いて、本発明の第6の実施の形態に係る実装体であるマルチ・チップ・モジュールの製造方法を説明する。なお、以下に述べるマルチ・チップ・モジュールの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、上層基板を作製するための基板用ウェハ11Wを用意し、この基板用ウェハ11Wの表面(上面)上に、フォトレジストを塗布し、フォトレジストを逐次露光して、チップ収納凹部開口用のパターンを基板用ウェハ11Wの表面に形成する。次いで、このフォトレジストをマスクにして基板用ウェハ11WをイオンミリングやRIE法等でエッチングして、基板用ウェハ11Wの上面から内部に向かうチップ収納凹部を形成する。そして、チップ収納凹部の底部の上面に、導電性ペースト等の接着層176,170,177を塗布し、機能素子2,3,4を、それぞれ、図38(a)に示すようにチップ収納凹部の内部に収納する。その後、チップ収納凹部の内部に収納された機能素子2,3,4の上に上面側配線用絶縁膜111を形成する。上面側配線用絶縁膜111としては、感光性ドライフィルム等の樹脂層の他、真空蒸着法、スパッタリング法、SOG法若しくは低温CVDで形成した酸化膜層等の絶縁膜でも構わない。
上記のように、本発明は第1〜第6の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
2a,3a,4a…ハードウェアライブラリー
2hij,3hij,4hij,2h,3h,4h,11dr,11sr,11s…チップ収納凹部
11ij…実装チップ
11pa,11pb,11tp…貫通孔
11…実装チップ
11CAij…チップ領域
11W…基板用ウェハ
12ij…樹脂
13ij…封止キャップチップ
13…封止キャップ基板
14…ULSIチップ
21ij,31ij,41ij,21,31,41…機能素子チップ
21W…LSI用半導体ウェハ
31s…凹部
31W…MEMS関連部品用ウェハ
41W…MEMSデバイス用ウェハ
51,52,53,54,55,56,57,58,167a,167b,…上面側実装配線
61ij…貫通配線部品チップ
61,62,63,151b,151d,151e,151g,151h,…下面側実装配線
95…プレスヘッド
101a,102a…補強用樹脂
111,169…上面側配線用絶縁膜
112,153…下面側配線用絶縁膜
113,117,119a,321,612…上面保護絶縁膜
114,118,119b,119c,323,613…下面保護絶縁膜
115,171…カソード配線
116…アノードランド配線
119,169…架橋絶縁膜
120a…第1層間絶縁膜
120b…第2層間絶縁膜(上面側配線用絶縁膜)
121b,121a,143a,143b,143c,145a,145b,145d,145e,145g,145h,152a,152bi,152c,165a,165b,222a,222b,222c,224a,224c,313a,313bi,313c,316a,316bi,316c,327a,327bi,327c,342a,342b,342c,344a,344b,344c,344d,352a,352b,352c,352d,354a,354b,354d,601,602,324a,324b,324c,603,604…コンタクトプラグ
122b,122a,174,175a,175b,175c,175d…実装配線
131ij,135ij…封止キャップチップ
131W…キャップ用ウェハ
132,133…キャップ絶縁膜
135…キャップ用ウェハ
136ij…アノード配線
137ij,138ij…コンタクトバンプ
141a,141b,141c,211…半導体領域
142a,142b,142c,221a,221b,221c…コンタクト領域
144a,144b,144d,144e,144g,144h,223a,223b,225a,225c,314a,314bi,314c,343a,343b,345a,345b,345c,345d,351a,351b,351c,351d,353a,353b,353c,353d,355a,355d…表面配線
146a,146b,146d,146e,146g,146h,…上層基板接続配線
147b,147d,147e,147g,147h,…バンプ
149…多層積層絶縁膜
161a,161b,181a,181b,181c,311a,311bi,311c,611…貫通配線
163a,163b,173,182a,182b,182c,622…下面ランド
162a,162b,171,183a,183b,183c,621…上面ランド
164…パッド配線
166,166a,166b…下地金属膜
168…ダマシン配線用絶縁膜
213…層間絶縁膜
172…アノードプラグ
172,173,174,176,170,177,178,179…接着層
212,331,335…フィールド絶縁膜
225a,225c,314a,314bi,314c,442,441…配線
312a,312bi,312c,315a,315bi,315c…コンタクト端子
317a,317bi,317c…裏面配線
322…上部層間絶縁膜
324…下部層間絶縁膜
332…第1の層間絶縁膜
333…第2の層間絶縁膜
334…抵抗配線層
341…第1のキャパシタ電極層
343d…第2のキャパシタ電極層
346…段差配線
347…上面配線
411…下地絶縁膜
412,421…スペーサ金属層
422…固定端接続層
423,424…導体層
425…コンタクト電極層
426…自由端側可動接点層
431…自由端側配線層
432…スーサ配線層
433…自由端側固定接点層
511…アノード絶縁膜
512…カソード電極
513…電流制限領域
521…カソードコンタクト層
522…n側ブラッグ反射膜層
523…活性層
523…p側ブラッグ反射膜層
524…p側ブラッグ反射膜層
525…アノードコンタクト層
531…アノード電極
532…アノード接続配線
G11,G21,G31,G41…ダイシングライン
LDij…面発光レーザ
Claims (10)
- 実装チップと、
該実装チップの上面側に設けられたチップ収納凹部の内部に、上面が前記実装チップの上面と同一レベルとなるように埋め込まれた機能素子チップと、
該機能素子チップの前記上面を含んで、前記実装チップの前記上面の上に設けられた上面側配線用絶縁膜と、
該上面側配線用絶縁膜上に配置され、前記機能素子チップと電気的に接続された上面側実装配線
とを備えることを特徴とする実装体。 - 前記実装チップの上面側には、複数の前記チップ収納凹部が設けられ、複数の前記チップ収納凹部の内部に、それぞれの上面が前記実装チップの上面と同一レベルとなるように複数の機能素子チップが埋め込まれていることを特徴とする請求項1に記載の実装体。
- 複数の前記チップ収納凹部の内、少なくとも一つが、前記実装チップを貫通する貫通孔であり、該貫通孔の内部に前記機能素子チップとして貫通配線を内蔵した貫通部品が収納
されていることを特徴とする請求項2に記載の実装体。 - 前記チップ収納凹部が、前記実装チップを貫通する貫通孔であり、該貫通孔の内部に前記機能素子チップとして貫通配線を内蔵した貫通部品が収納されていることを特徴とする請求項1に記載の実装体。
- 前記実装チップの前記下面の下に設けられた下面側配線用絶縁膜と、
該下面側配線用絶縁膜の下面に配置され、前記貫通配線と電気的に接続された下面側実装配線
とを、更に備えることを特徴とする請求項3又は4に記載の実装体。 - 前記下面側実装配線に電気的に接続される下層基板を更に備え、
前記実装チップが上層基板として、前記下層基板の上に積層されることを特徴とする請求項5に記載の実装体。 - 前記実装チップの上面側を、前記実装チップの間に空隙を有して覆う封止キャップチップと、
前記実装チップの周辺において、前記実装チップと前記封止キャップチップとを接続し、前記空隙を密閉空間として封止する樹脂
とを、更に備えることを特徴とする請求項1〜6のいずれか1項に記載の実装体。 - 上面が、複数のチップ領域を割り当て可能な面積を有する基板用ウェハの前記上面側に、チップ収納凹部を形成する工程と、
前記チップ収納凹部の内部に、上面が前記基板用ウェハの上面と同一レベルとなるように機能素子チップを埋め込む工程と、
該機能素子チップの前記上面を含んで、前記基板用ウェハの前記上面の上に上面側配線用絶縁膜を形成する工程と、
該上面側配線用絶縁膜上に、前記機能素子チップと電気的に接続される上面側実装配線を形成する工程と、
前記チップ領域毎に、前記を複数のチップ領域を分割して、前記基板用ウェハから複数の実装チップを切り出して実装体とする工程
とを含むことを特徴とする実装体の製造方法。 - 前記チップ収納凹部の内部に埋め込まれる機能素子チップが、予めハードウェアライブラリーとして、他品種用意されていることを特徴とする請求項8に記載の実装体の製造方法。
- 前記実装チップの周辺に配置された封止用の樹脂を接着材として、前記実装チップの上面側を、前記実装チップの間に空隙を有するように封止キャップチップで覆い、前記実装チップ、前記封止キャップチップ及び前記樹脂で前記空隙を密閉空間として封止する工程を更に含むことを特徴とする請求項8又は9に記載の実装体の製造方法。
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