CN114683162B - 一种平坦化工艺方法 - Google Patents

一种平坦化工艺方法 Download PDF

Info

Publication number
CN114683162B
CN114683162B CN202011600528.4A CN202011600528A CN114683162B CN 114683162 B CN114683162 B CN 114683162B CN 202011600528 A CN202011600528 A CN 202011600528A CN 114683162 B CN114683162 B CN 114683162B
Authority
CN
China
Prior art keywords
layer
dielectric layer
sub
planarization process
structural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011600528.4A
Other languages
English (en)
Other versions
CN114683162A (zh
Inventor
时亚南
罗海龙
齐飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Semiconductor International Corp
Original Assignee
Ningbo Semiconductor International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Semiconductor International Corp filed Critical Ningbo Semiconductor International Corp
Priority to CN202011600528.4A priority Critical patent/CN114683162B/zh
Publication of CN114683162A publication Critical patent/CN114683162A/zh
Application granted granted Critical
Publication of CN114683162B publication Critical patent/CN114683162B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B24B37/044Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor characterised by the composition of the lapping agent
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
    • B24B37/04Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/10Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for single side lapping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H01L21/31056Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/01Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种平坦化工艺方法,包括:提供基底;在所述基底上形成图形化结构层;在所述结构层上形成第一介质层,所述第一介质层包括覆盖所述基底的第一子介质层,和覆盖所述结构层的第二子介质层,所述第一子介质层厚度大于所述结构层;刻蚀所述第二子介质层;对所述第一介质层进行平坦化工艺处理,直至至少暴露出部分所述结构层。本发明通过增加刻蚀结构层上方的第二子介质层,能够缩短研磨时间,减少平坦化工艺对第一介质层的研磨量以及对结构层的厚度均匀性的影响,进一步的提高结构层在晶圆内的均匀性。

Description

一种平坦化工艺方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种平坦化工艺方法。
背景技术
随着科技的突飞猛进的发展,半导体芯片的小型化、集成化成为不可回避的问题。
平坦化处理(英文简称CMP)是半导体制程中常用的工艺,主要用于金属/氧化物沉积后厚度减薄,不同高度差的两种膜层的平坦化等;平坦化处理的工艺的主要设备为研磨头,主要药液为具有化学活性的研磨液,研磨头与晶圆表面接触,伴以高速旋转,达到接触面平坦化的目的。平坦化实际过程呈现晶圆中心研磨速度快,边缘研磨速度慢的特征,因此在厚度减薄同时,晶圆片内均匀性会随之变差。
作为体声波滤波器器件常用的电极材料,金属钨的加工工艺被广泛关注,在器件工艺制程中,常规平坦化处理会导致金属钨在晶圆内厚度均匀性变差,因此需要一种能够提高钨在晶圆内厚度均匀性的平坦化工艺。
发明内容
本发明的目的在于提供一种平坦化工艺方法,实现在器件工艺制程中,常规平坦化处理会导致电极钨在晶圆内厚度均匀性变差的技术问题。
为了实现上述目的,本发明提供了一种平坦化工艺方法,包括:
提供基底;
在所述基底上形成图形化结构层;
在所述结构层上形成第一介质层,所述第一介质层包括覆盖所述基底的第一子介质层,和覆盖所述结构层的第二子介质层,所述第一子介质层厚度大于所述结构层;
刻蚀所述第二子介质层;
对所述第一介质层进行平坦化工艺处理,直至至少暴露出部分所述结构层。
本发明的有益效果在于:
通过增加刻蚀结构层上方的第二子介质层的工艺,能够缩短研磨时间,减少平坦化工艺对第一介质层的研磨量以及对结构层的厚度均匀性的影响,进一步的提高结构层在晶圆内的均匀性。
进一步的,通过刻蚀位于金属层上方的部分厚度的第二子介质层,保留金属层边缘的第三子介质层,能够防止在刻蚀金属层上方的第二子介质层时过度刻蚀位于金属层两侧的第一子介质层以及位于第一子介质层下方的金属,保证了位于金属层两侧的第一子介质层平整度以及金属的完整性。
进一步地,通过在金属层上形成刻蚀停止层,刻蚀停止层与第一介质层相比具有较低的刻蚀速率,可以在刻蚀第一介质层的过程中防止过刻蚀,保护位于其下的金属层的表面不受到损伤,保证金属层的完整性。
进一步地,平坦化工艺的研磨液中包括酸性溶液和铈基粒子,或者包括带有正电荷的硅基粒子,能够保证平坦化工艺对第一介质层、刻蚀停止层和金属层具有一定的研磨速率,能较好地控制研磨过程,保护金属层不会被过度的刻蚀。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1-图5示出了根据本发明一实施例平坦化工艺方法的结构图。
附图标记:10、基底;11、衬底;12、第二介质层;13、第一介质层;13a、第一子介质层;13b、第二子介质层;13c、第三子介质层;20、结构层;21、刻蚀停止层。
具体实施方式
以下结合附图和具体实施例对本发明的热电堆红外传感器及其制作方法作进一步详细说明。根据下面的说明和附图,本发明的优点和特征将更清楚,然而,需说明的是,本发明技术方案的构思可按照多种不同的形式实施,并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分,且未必是用于描述特定次序或时间顺序。要理解,在适当情况下,如此使用的这些术语可替换,例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的,如果本文所述的方法包括一系列步骤,且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序,且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同,虽然在所有附图中都可轻易辨认出这些构件,但为了使附图的说明更为清楚,本说明书不会将所有相同构件的标号标于每一图中。
实施例
本发明提供一种平坦化工艺方法,包括:
S01:提供基底;
S02:在所述基底上形成图形化结构层;
S03:在所述结构层上形成第一介质层,所述第一介质层包括覆盖所述基底的第一子介质层,和覆盖所述结构层的第二子介质层,所述第一子介质层厚度大于所述结构层;
S04:刻蚀所述第二子介质层;
S05:对所述第一介质层进行平坦化工艺处理,直至至少暴露出部分所述结构层。
参考图1-图5,为本发明一实施例的平坦化工艺方法的结构示意图,进一步对上述步骤中的具体实施方式进行描述。
参考图1,提供基底10。
所述基底10形成方法包括:
提供衬底11;衬底11可以为本领域技术人员熟知的任意合适的底材,可以是以下所提到的材料中的至少一种:硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(Si)、砷化铟(Ins)、磷化铟(InP)或者其它III/V化合物半导体,还包括这些半导体构成的多层结构等,或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI),或者还可以为双面抛光硅片(Doule Side PolishedWfers,DSP),也可为氧化铝等的陶瓷基底、石英或玻璃基底等。
在所述衬底11上形成第二介质层12;所述第二介质层12能够使后续形成的结构层与所述衬底11绝缘,所述第二介质层12的材料可以为二氧化硅、氮化硅、氮氧化硅、氧化铝和氮化铝的一种或几种组合。
第二介质层12可通过化学气相沉积、磁控溅射或蒸镀等方式形成。在本实施例中,第二介质层12的材料为氮化硅,具有较强的结构强度,能够对后续形成的结构层起到更好的支撑作用。
参考图2,在所述基底10上形成图形化结构层20。
图形化结构层20的形成方法包括:在所述第二介质层12上形成结构材料层;图形化所述结构材料层,形成所述结构层20。在第二介质层12上形成结构材料层的工艺可以为磁控溅射、蒸镀等物理气相沉积或者化学气相沉积或化学气相沉积的方式。图形化所述结构材料层的工艺可以利用刻蚀工艺刻蚀结构材料层,该刻蚀工艺可以是湿法刻蚀或者干法刻蚀工艺,其中较佳地使用干法刻蚀工艺,干法刻蚀包括但不限于反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。本实施例中,结构层12的材料为金属,金属可以为钨或者钼,该实施例中,金属材料为钨。
继续参考图2,在形成所述图形化的结构层20之后,可选的,在所述图形化结构层20上形成刻蚀停止层21。
刻蚀停止层21的材料包括但不限于氮化硅(Si3N4)和氮氧化硅(SiON)。在所述图形化结构层20上形成刻蚀停止层21,由于刻蚀停止层21与介质层相比具有较低的刻蚀速率,可以在后续刻蚀第二子介质层时防止过刻蚀,保护位于其下的金属层的表面不受到损伤,从而保证金属层的完整性。
参考图3,在所述结构层20上形成第一介质层13,所述第一介质层13包括覆盖所述基底10的第一子介质层13a和覆盖所述结构层20的第二子介质层13b,所述第一子介质层13a厚度大于所述结构层20。
需要说明的是,在所述结构层20上形成第一介质层13的工艺可以化学气相沉积、磁控溅射或蒸镀等方式;位于结构层20两侧的区域为第一子介质层13a,位于结构层20上方的区域为第二子介质层13b,所述第一子介质层13a厚度大于所述结构层20的厚度;第一介质层13的材料与前述所述的第二介质层12的材料相同,第一介质层13将结构层20彼此之间绝缘隔离。
参考图4和图5,刻蚀所述第二子介质层13b;对所述第一介质层13进行平坦化工艺处理,直至至少暴露出部分所述结构层20。
刻蚀所述第二子介质层13b包括:保留所述结构层20边缘的第三子介质层13c。在本实施例中,在刻蚀第二子介质层13b时,刻蚀预定深度的所述第二子介质层12b,所述预定深度小于第二子介质层12b厚度,防止过度刻蚀位于第二子介质层12b下方的结构层20,通过刻蚀预定深度的第二子介质层12b保证了结构层20的完整性。
刻蚀所述第二子介质层13b的具体方法包括:
通过光刻工艺在第一子介质层13a和第二子介质层13b的上表面涂覆有光刻胶,然后通过曝光、显影等步骤将掩膜版上的图形转移到待加工的晶圆上,最后通过刻蚀工艺去除部分第二子介质层13b,最终保留结构层20两侧的第一子介质层13a和位于结构层20边缘的第三子介质层13c,所述第三子介质层13c可以是位于金属钨四周的围墙。刻蚀工艺可以是湿法刻蚀或者干法刻蚀工艺,其中较佳地使用干法刻蚀工艺,干法刻蚀包括但不限于反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。
预留结构层20边缘的第三子介质层13c能够防止在刻蚀金属层上方的第二子介质层13b时过度刻蚀位于金属层两侧的第一子介质层13a以及位于第一子介质层13a下方的金属,保证了位于金属层两侧的第一子介质层13a的平整度以及金属的完整性。
在本实施例中,所述第三子介质层13c厚度范围为40-60纳米,所述第三子介质层13c的宽度为2微米,能够较好的缩短后续的研磨时间以提高后续金属钨的厚度在晶圆内分布的均匀性。
需要说明的是,平坦化工艺处理(英文简称CMP)是半导体制程中常用的工艺,主要设备为研磨头,主要药液为具有化学活性的研磨液,研磨头与晶圆表面接触,伴以高速旋转,达到接触面平坦化的目的。平坦化实际过程呈现晶圆中心研磨速度快,边缘研磨速度慢的特征,因此在厚度减薄同时,晶圆片内均匀性会随之变差,最终导致金属层在晶圆内厚度均匀性变差。通过刻蚀第二子介质层13b,能够有效的减少后续的平坦化工艺的时间,从而能够提高金属层在晶圆内的厚度均匀性。
本实施例中,所述平坦化工艺的研磨速率为50-500纳米/分,平坦化工艺的研磨时间范围为15-20秒,通过控制平坦化工艺的研磨速率和时间,能够进一步的提高金属层在晶圆内的厚度均匀性。下面通过具体的数据来对比下刻蚀第二子介质层13b和没有刻蚀第二子介质层13b的试验结果,参考表a。
表a
表a中,各用3个样本及每个样本的18个位置为例通过金属钨的损耗量进行验证增加刻蚀介质层和没有增加刻蚀介质层的金属钨的厚度在晶圆内的均匀性,表a中的损耗量的数据单位为0.1纳米。样本1-样本3是没有刻蚀介质层工艺的数据,由数据可看出,金属钨在各个位置的损耗量大小极其不均匀,其中最大损耗量与最小损耗量的差距均超过100;样本4-样本6是增加刻蚀介质层工艺的数据,由数据可看出,金属钨在各个位置的损耗量大小比较均匀,其中最大损耗量与最小损耗量的差距均低于80;损耗量的差距越大,说明金属钨的厚度在晶圆内的均匀性就越差,金属钨的性能也就越低,因此,通过增加刻蚀第二子介质层13b的步骤,缩短了研磨时间,降低了平坦化工艺对结构层20的厚度均匀性的影响,提高了金属钨的厚度在晶圆内的均匀性,保证了金属钨的性能和可靠性。
另外,在平坦化工艺的研磨液中包括酸性溶液和铈基粒子,或者包括带有正电荷的硅基粒子。研磨液中包括这些粒子,能够保证平坦化工艺对第一介质层13、刻蚀停止层21和金属层具有一定的研磨速率比,能较好的控制研磨过程和研磨终点,保护其下发的结构不被过度研磨损耗。
所述平坦化工艺对所述第一介质层13和所述刻蚀停止层21研磨速率分别为f1和f2,f1>f2。
平坦化工艺对第一介质层13和刻蚀停止层21的研磨速率分别为f1和f2,f1>f2,使得在去除位于金属钨上方的第二子介质层13b时,可以在刻蚀金属钨上方的第二子介质层13b的过程中防止过刻蚀,保护位于其下的金属钨的表面不受到损伤,保证金属钨的完整性。
以上已经描述了本发明的各实施例,上述说明是示例性的,并非穷尽性的,并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下,对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。

Claims (12)

1.一种平坦化工艺方法,其特征在于,包括:
提供基底;
在所述基底上形成图形化结构层;
在所述结构层上形成第一介质层,所述第一介质层包括覆盖所述基底的第一子介质层,和覆盖所述结构层的第二子介质层,所述第一子介质层厚度大于所述结构层;
刻蚀预定深度的所述第二子介质层,保留所述结构层边缘的第三子介质层,所述预定深度小于第二子介质层厚度,所述第三子介质层厚度范围为40-60纳米,所述第三子介质层的宽度为2微米;
对所述第一介质层进行平坦化工艺处理,直至至少暴露出部分所述结构层。
2.根据权利要求1所述的一种平坦化工艺方法,其特征在于,所述平坦化工艺的研磨时间范围为15-20秒。
3.根据权利要求1所述的一种平坦化工艺方法,其特征在于,所述平坦化工艺的研磨速率为50-500纳米/分。
4.根据权利要求1所述的一种平坦化工艺方法,其特征在于,所述基底的形成方法,包括:
提供衬底;
在所述衬底上形成第二介质层,所述结构层形成于所述第二介质层上;
所述基底包括所述衬底和所述第二介质层。
5.根据权利要求1所述的一种平坦化工艺方法,其特征在于,在形成所述结构层之后且形成第一介质层之前,还包括,在所述结构层上形成刻蚀停止层。
6.根据权利要求1任意一项所述的一种平坦化工艺方法,其特征在于,所述结构层包括金属层。
7.根据权利要求4所述的一种平坦化工艺方法,其特征在于,所述第一介质层和/或所述第二介质层的材料包括硅的氧化物。
8.根据权利要求6所述的一种平坦化工艺方法,其特征在于,所述金属层包括钨或者钼。
9.根据权利要求5所述的一种平坦化工艺方法,其特征在于,所述刻蚀停止层的材料为氮化硅和氮氧化硅。
10.根据权利要求1所述的一种平坦化工艺方法,其特征在于,所述平坦化工艺的研磨液中包括酸性溶液和铈基粒子,或者包括带有正电荷的硅基粒子。
11.根据权利要求5所述的一种平坦化工艺方法,其特征在于,所述平坦化工艺对所述第一介质层和所述刻蚀停止层研磨速率分别为f1和f2,f1>f2。
12.根据权利要求1所述的一种平坦化工艺方法,其特征在于,形成所述结构层的方法包括物理气象沉积或化学气相沉积。
CN202011600528.4A 2020-12-29 2020-12-29 一种平坦化工艺方法 Active CN114683162B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011600528.4A CN114683162B (zh) 2020-12-29 2020-12-29 一种平坦化工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011600528.4A CN114683162B (zh) 2020-12-29 2020-12-29 一种平坦化工艺方法

Publications (2)

Publication Number Publication Date
CN114683162A CN114683162A (zh) 2022-07-01
CN114683162B true CN114683162B (zh) 2023-09-12

Family

ID=82131658

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011600528.4A Active CN114683162B (zh) 2020-12-29 2020-12-29 一种平坦化工艺方法

Country Status (1)

Country Link
CN (1) CN114683162B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115101427A (zh) * 2022-08-26 2022-09-23 成都奕斯伟系统集成电路有限公司 芯片封装结构的制造方法及芯片封装结构

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590263A (ja) * 1991-09-27 1993-04-09 Oki Electric Ind Co Ltd 半導体素子における多層配線の形成方法
JP2000164713A (ja) * 1998-11-30 2000-06-16 Nec Corp 半導体装置の層間絶縁膜形成方法
JP2000202768A (ja) * 1999-01-12 2000-07-25 Tdk Corp 研磨方法及び装置、及び薄膜磁気ヘッドの製造方法
KR20020002164A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막의 형성방법
JP2003045956A (ja) * 2001-08-02 2003-02-14 Sharp Corp 半導体装置の製造方法
CN1574205A (zh) * 2003-06-02 2005-02-02 株式会社东芝 有机膜的化学机械抛光及制造半导体器件的方法
CN1761047A (zh) * 2004-10-12 2006-04-19 台湾积体电路制造股份有限公司 使用化学机械研磨法制造半导体元件的内连线结构的方法
JP2006186275A (ja) * 2004-12-28 2006-07-13 Toyoda Gosei Co Ltd 半導体素子の製造方法
CN101034682A (zh) * 2006-02-18 2007-09-12 精工电子有限公司 半导体装置及其制造方法
CN102543714A (zh) * 2010-12-27 2012-07-04 中国科学院微电子研究所 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法
CN103035833A (zh) * 2011-09-30 2013-04-10 中国科学院上海微系统与信息技术研究所 一种平面型半导体热电芯片及制备方法
CN105817991A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
CN107398825A (zh) * 2017-08-28 2017-11-28 睿力集成电路有限公司 层间介质层的表面平坦方法及基于其的半导体结构
CN110911292A (zh) * 2019-12-02 2020-03-24 武汉新芯集成电路制造有限公司 一种半导体的制造方法
CN111816562A (zh) * 2019-04-10 2020-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006019505B4 (de) * 2006-04-26 2008-01-03 Infineon Technologies Ag Verfahren zur Herstellung einer strukturierten Bodenelektrode in einem piezoelektrischen Bauelement
CN108281354B (zh) * 2017-01-06 2022-07-12 联华电子股份有限公司 平坦化方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590263A (ja) * 1991-09-27 1993-04-09 Oki Electric Ind Co Ltd 半導体素子における多層配線の形成方法
JP2000164713A (ja) * 1998-11-30 2000-06-16 Nec Corp 半導体装置の層間絶縁膜形成方法
JP2000202768A (ja) * 1999-01-12 2000-07-25 Tdk Corp 研磨方法及び装置、及び薄膜磁気ヘッドの製造方法
KR20020002164A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막의 형성방법
JP2003045956A (ja) * 2001-08-02 2003-02-14 Sharp Corp 半導体装置の製造方法
CN1574205A (zh) * 2003-06-02 2005-02-02 株式会社东芝 有机膜的化学机械抛光及制造半导体器件的方法
CN1761047A (zh) * 2004-10-12 2006-04-19 台湾积体电路制造股份有限公司 使用化学机械研磨法制造半导体元件的内连线结构的方法
JP2006186275A (ja) * 2004-12-28 2006-07-13 Toyoda Gosei Co Ltd 半導体素子の製造方法
CN101034682A (zh) * 2006-02-18 2007-09-12 精工电子有限公司 半导体装置及其制造方法
CN102543714A (zh) * 2010-12-27 2012-07-04 中国科学院微电子研究所 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法
CN103035833A (zh) * 2011-09-30 2013-04-10 中国科学院上海微系统与信息技术研究所 一种平面型半导体热电芯片及制备方法
CN105817991A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
CN107398825A (zh) * 2017-08-28 2017-11-28 睿力集成电路有限公司 层间介质层的表面平坦方法及基于其的半导体结构
CN111816562A (zh) * 2019-04-10 2020-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110911292A (zh) * 2019-12-02 2020-03-24 武汉新芯集成电路制造有限公司 一种半导体的制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
金属栅回刻平坦化技术;孟令款;殷华湘;徐秋霞;陈大鹏;叶甜春;;真空科学与技术学报(第09期) *

Also Published As

Publication number Publication date
CN114683162A (zh) 2022-07-01

Similar Documents

Publication Publication Date Title
US11791307B2 (en) DBI to SI bonding for simplified handle wafer
US6426288B1 (en) Method for removing an upper layer of material from a semiconductor wafer
JP3514908B2 (ja) 研磨剤
KR100279016B1 (ko) 반도체 제조시 비-컨포멀 디바이스 층을 평탄화하는 방법
US6080636A (en) Photolitography alignment mark manufacuturing process in tungsten CMP metallization
US6291315B1 (en) Method for etching trench in manufacturing semiconductor devices
US11688639B2 (en) Semiconductor device and method
GB2306779A (en) Method of making a SOI wafer
US6069081A (en) Two-step chemical mechanical polish surface planarization technique
JPH03104221A (ja) 半導体集積回路表面の全体的平面化方法
JPH07153725A (ja) トレンチ平坦化によるサブミクロン・ボンドsoi
CN114683162B (zh) 一种平坦化工艺方法
US6403385B1 (en) Method of inspecting a semiconductor wafer for defects
US6140206A (en) Method to form shallow trench isolation structures
US20050170661A1 (en) Method of forming a trench structure
US5827780A (en) Additive metalization using photosensitive polymer as RIE mask and part of composite insulator
US6150274A (en) Method of enhancing CMP removal rate of polymer-like material and improving planarization in integrated circuit structure
CN113830726A (zh) 一种半导体器件的制造方法和半导体器件
KR100327326B1 (ko) 에스오아이웨이퍼의제조방법
JPH07297193A (ja) 集積回路平坦化方法
US6455434B1 (en) Prevention of slurry build-up within wafer topography during polishing
US6281128B1 (en) Wafer carrier modification for reduced extraction force
US9508588B2 (en) Methods for fabricating integrated circuits with isolation regions having uniform step heights
KR20020053435A (ko) 반도체 소자의 평탄화 방법
KR19990088338A (ko) 집적회로를화학기계적으로폴리싱하는방법및집적회로를제조하는방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant