JP2006186275A

JP2006186275A - 半導体素子の製造方法

Info

Publication number: JP2006186275A
Application number: JP2004381198A
Authority: JP
Inventors: Naoki Arazoe; 直棋荒添
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2006-07-13
Anticipated expiration: 2024-12-28
Also published as: JP4534763B2

Abstract

【課題】簡便な方法でリッジ頂面が露出し、他の素子表面を所望の膜又は層で覆うこと。
【解決手段】半導体素子ウエハ１に蒸着及びエッチングによりSiO₂マスク２を形成し、半導体層のエッチングによりリッジ１Ｒを形成する（図１．Ａ）。SiO₂マスク２を除去せずに、ＣＶＤ法によりSiO₂成る絶縁膜３を形成する（図１．Ｂ）。100ｃＰ以下の低粘度のフォトレジスト４をスピンコートにより塗布し、リッジ１Ｒの頂面上部Ｓの絶縁膜３が覆われないようにする（図１．Ｃ）。フォトレジスト４を光硬化させてレジストマスク４Ｍとする（図１．Ｃ）。フッ酸系のエッチング液により、SiO₂から成る絶縁膜３とSiO₂から成るマスク２をエッチングし、リッジ１Ｒの頂面１ＲＳを露出させる（図１．Ｄ）。この後レジストマスク４Ｍを除去すれば、リッジ１Ｒを有し、その頂面１ＲＳが露出され、且つ他の表面がSiO₂絶縁膜３により覆われた半導体素子１００が得られる（図１．Ｅ）。
【選択図】図１

Description

本発明は凸部を有し、当該凸部の頂面以外に所望の膜又は層を形成した半導体素子の製造方法に関する。本発明は、リッジ構造を有する半導体レーザの製造方法として特に有効である。

図４は、凸部を有し、当該凸部の頂面以外に所望の膜又は層を形成した半導体素子の製造方法を示す工程図である。例えばリッジ（凸部）１Ｒを有し、そのリッジの頂面（１ＲＳ）以外に、例えば絶縁膜３を形成する場合は次のようになる。

図４．Ａのように、リッジ形成用のマスク２を用いて、半導体素子ウエハ１の所望の位置にリッジ１Ｒを残して半導体素子ウエハ１の残余の表面をエッチングする。この後リッジ形成用のマスク２を除去すると、図４．Ｂのようにリッジ１Ｒが露出する。次に絶縁膜３を、リッジ１Ｒの側面を含めて半導体素子ウエハ１全面に形成する。この時、リッジ１Ｒの頂面も絶縁膜３に覆われる（図４．Ｃ）。

次に、図４．Ｄのようにフォトレジスト（硬化前）４を半導体素子ウエハ１全面に塗布する。この後、フォトレジスト（硬化前）４を、リッジ１Ｒ上部Ｓを除いて光硬化させてレジストマスク４Ｍとし、未硬化のフォトレジストを除去すると、図４．Ｅのように、絶縁膜３のうちリッジ１Ｒ上部の部分が露出する。

次に、例えばウエットエッチングにより、リッジ１Ｒ上部の露出した絶縁膜３を除去すれば図４．Ｆのようにリッジの頂面１ＲＳが露出する。この後レジストマスク４Ｍを除去すれば、図４．Ｇのようにリッジの頂面１ＲＳが露出し、他の部分が絶縁膜３で覆われた半導体素子１００が得られる。

尚、リッジ頂面を露出させ、他の部分が絶縁膜で覆われた半導体素子の製造方法としては、以下の公報に記載された技術もある。
特開２０００−１６４９８７特開２００２−２９９７６３特開２０００−３３２３５７

図４に示した方法においては、レジストマスク４Ｍの無い部分がリッジ上部の位置に正確に形成できなければならないが、例えばIII族窒化物系化合物半導体のように、半導体層をエピタキシャル形成した後のウエハが反りを有するものなどのように、レジストマスク４Ｍの位置決めが必ずしも容易ではない場合がある。当該III族窒化物系化合物半導体レーザをサファイア基板上に形成する場合、幅1〜5μmのリッジに対し、１枚のウエハの内部の各素子においては、リッジに対し、レジストマスク４Ｍが最大0.2〜0.5μmずれることがある。この時、リッジ上部にレジストマスク４Ｍの庇が形成されてしまい、絶縁膜３が十分に除去できない。すると、本来、完全に露出したリッジ頂面１ＲＳ全面に形成すべき電極が、リッジ頂面１ＲＳ全面とは接触できず、接触面積が小さくなってしまう問題があった。

特許文献１及び２に記載された技術は、各々フォトレジスト、スピンオングラスがリッジ上部で薄いことを利用して、硬化後エッチングによりリッジ頂面を露出させるとのものであるが、この技術ではリッジの側面の絶縁膜が、エッチングにより削られる可能性が有り、電極形成の際に素子が短絡を起こす恐れがある。また、特許文献３に記載された技術は、リッジ頂面上部の絶縁膜を予めリッジ頂面に形成したフォトレジストと共にリフトオフする技術であるが、当該リフトオフの際に、リッジの側面の絶縁膜が破壊され、やはり素子が短絡を起こす恐れがある。

本発明は上記課題を解決するため、より簡便な方法でリッジ頂面が露出し、他の素子表面を所望の膜又は層で覆う技術を提供することを目的とする。

上記の課題を解決するため、請求項１に記載の手段によれば、凸部を有する半導体素子に対し、その凸部頂面以外の表面にエッチング可能な膜を形成する半導体素子の製造方法において、凸部を有する半導体素子の表面の全面に、当該凸部の頂面上部を除外せずに、エッチング可能な膜を形成する工程と、半導体素子の凸部の頂面上部のエッチング可能な膜の表面が覆われないように、半導体素子の残余の表面に第１のマスクを形成する工程と、第１のマスクに覆われていないエッチング可能な膜を、エッチングにより除去して、半導体素子の凸部頂面を露出させる工程とを有することを特徴とする半導体素子の製造方法である。

また、請求項２に記載の手段によれば、エッチング可能な第２のマスクを用いたエッチングにより、半導体素子の凸部を形成する工程と、凸部を有する半導体素子の表面の全面に、当該凸部の頂面上部の第２のマスク表面を除外せずに、エッチング可能な膜を形成する工程と、半導体素子の凸部の頂面上部のエッチング可能な膜の表面が覆われないように、半導体素子の残余の表面に第１のマスクを形成する工程と、第１のマスクに覆われていない部分のエッチング可能な膜及び第２のマスクを、エッチングにより除去して、半導体素子の凸部頂面を露出させる工程とを有することを特徴とする。

また、請求項３に記載の手段によれば、エッチング可能な第２のマスクを用いたエッチングにより、半導体素子の凸部を形成する工程と、凸部を有する半導体素子の表面の全面に、当該凸部の頂面上部の第２のマスク表面を除外せずに、エッチング可能な膜を形成する工程と、凸部の頂面上部のエッチング可能な膜の表面よりも半導体素子の残余の表面の方が厚くなるように第１のマスクを形成する工程と、半導体素子の残余の表面の第１のマスクの厚さが厚いことを利用して、半導体素子の残余の表面が第１のマスクで覆われた状態を維持しつつ、当該凸部の頂面上部のエッチング可能な膜の表面の第１のマスクを除去する工程と、第１のマスクに覆われていない部分のエッチング可能な膜及び第２のマスクを、エッチングにより除去して、半導体素子の凸部頂面を露出させる工程とを有することを特徴とする。

また、請求項４に記載の手段によれば、第１のマスクはフォトレジストであることを特徴とする。また、請求項５に記載の手段によれば、フォトレジストから成る第１のマスクは、半導体素子の凸部の頂面上部の、エッチング可能な膜の表面を覆わないように、スピンコートにより塗布されたのち、光硬化されることを特徴とする。

また、請求項６に記載の手段によれば、エッチング可能な膜は絶縁膜であることを特徴とする。また、請求項７に記載の手段によれば、エッチング可能な膜はSiO₂であることを特徴とする。また、請求項８に記載の手段によれば、SiO₂から成るエッチング可能な膜はＣＶＤにより形成することを特徴とする。

また、請求項９に記載の手段によれば、エッチング可能な第２のマスクはSiO₂であることを特徴とする。また、請求項１０に記載の手段によれば、SiO₂から成るエッチング可能な第２のマスクは蒸着により形成することを特徴とする。

また、請求項１１に記載の手段によれば、半導体素子はリッジ構造の発光部を有するレーザであることを特徴とする。更に請求項１２に記載の手段によれば、半導体素子は、少なくともIII族窒化物系化合物半導体から成る層を有することを特徴とする。

そもそも、エッチング可能な膜（例えば絶縁膜等）に対する第１のマスクを、半導体素子の凸部の頂面上部の、エッチング可能な膜（例えば絶縁膜等）の表面が覆われないように形成すれば、他の工程を経ずに半導体素子の凸部の頂面上部のみ、当該エッチング可能な膜（例えば絶縁膜等）をエッチングすることは容易にできる（請求項１）。

また、リッジ等の凸部を形成する際に使用する第２のマスクが、エッチング可能な膜と同条件でエッチング可能であれば、当該第２のマスクを除去しないまま絶縁膜等のエッチング可能な膜を形成し、第１のマスクを形成した後、エッチング可能な膜と第２のマスクとを一度にエッチングすることで、第２のマスクのみを除去する工程を省略することができる（請求項２）。

或いは、リッジ等の凸部の第２のマスクの表面に第１のマスクの薄膜が形成されたとしても、当該第１のマスクの薄膜を除去するためウエハ全体をアッシング等しても、リッジ以外の半導体素子表面に形成された第１のマスクは完全には除去されない。これを利用して、リッジ等の凸部の第２のマスクの表面の第１のマスクの薄膜を除去しても良く、この場合は更に工程管理が容易となる（請求項３）。

第１のマスクは液状のフォトレジストを用いると良く、スピンコートにより容易に半導体素子の凸部の頂面上部の、エッチング可能な膜（例えば絶縁膜等）の表面が覆われないように塗布することが可能であって、光硬化により第１のマスクを容易に形成することができる（請求項４、５）。

エッチング可能な膜として、特に絶縁膜を形成する場合に本願発明は有用である（請求項６）。エッチング可能な絶縁膜と、リッジを形成する第２のマスクは、SiO₂を用いるとウエットエッチングにより容易に除去できる。この際、エッチング可能なSiO₂絶縁膜を、より強固な膜とするためＣＶＤで、リッジを形成するSiO₂から成る第２のマスクを、エッチングが容易なように蒸着法で形成すると、以下に示す通りリッジを形成する第２のマスクがより速くエッチングできるので、SiO₂絶縁膜のウエットエッチも速く処理することができる（請求項７乃至１０）。

本発明は半導体レーザに特に有効であり（請求項１１）、レジストマスクの位置あわせがウエハ全体では困難なIII族窒化物系化合物半導体層を有する半導体素子に特に有効である（請求項１２）。

以下、図を用いて本願発明の要部を説明する。尚、本願発明は、以下の実施例に限定されない。

図１は、本発明の具体的な一実施例に係るリッジを有する半導体素子の製造方法を示す工程図である。尚、図４同様、図１においては「半導体素子ウエハ１」として、基板上に形成された半導体素子を代表するものとする。また、図１においては１個のみの素子（１個のみの凸部又はリッジ）が形成された図を記載しているが、多数の素子が形成されたウエハ、更には多数の凸部又はリッジが形成されたウエハを、当該「半導体素子ウエハ１」で代表させる。尚、多数の凸部又はリッジが形成されたウエハにおいては、当該多数の凸部又はリッジは素子ごとに分離独立しており、各素子表面間で、硬化前のフォトレジストが容易に移動できるものとする。

図４．Ａと同様に、半導体素子層を形成した半導体素子ウエハ１にリッジを形成するため、マスク（第２のマスク）２を用いてエッチングを行う。半導体素子ウエハ１は例えばサファイア基板にIII族窒化物系化合物半導体層を積層したものであり、マスク２はSiO₂から成り、蒸着法で形成後、エッチングにより所望の位置に形成され、厚さは0.1〜1μmである。エッチング方法は例えばリアクティブイオンエッチングによる。こうして、高さ0.1〜0.7μm、幅1〜10μmのリッジ１Ｒが形成される（図１．Ａ）。

次に、SiO₂から成るマスク２を除去せずに、ＣＶＤ法によりSiO₂から成る絶縁膜（エッチング可能な膜）３を形成する。SiO₂から成る絶縁膜３は、リッジ１Ｒの側面及び頂面にも形成され、厚さは0.05〜0.3μmである（図１．Ｂ）。

次に、フォトレジスト４をスピンコートにより塗布する。フォトレジスト４としては硬化前の粘度が低いもの、例えば100ｃＰ（＝100ｍＰａ・ｓ）以下、好ましくは30ｃＰ（＝30ｍＰａ・ｓ）以下、更に好ましくは10ｃＰ（＝10ｍＰａ・ｓ）以下とする。この時、少なくともリッジ１Ｒの頂面上部Ｓの絶縁膜３が覆われないように、フォトレジスト４の塗布量とスピンコートの条件を設定する（図１．Ｃ）。尚、図１．Ｃではリッジ１Ｒの頂面上部の絶縁膜３の外縁に達する量のフォトレジスト４を塗布した状態を示しているが、容易に理解できる通り、フォトレジスト４の塗布量は、硬化後のレジストマスク（第１のマスク）４Ｍの庇がリッジの頂面１Ｒの高さを下回らなければ良い。

次に、フォトレジスト４を光硬化させてレジストマスク（第１のマスク）４Ｍとする（図１．Ｃ）。この際、フォトマスクは必要ではないが、所望により用いることを本願発明から排除するものではない。

次にフッ酸系のエッチング液により、SiO₂から成る絶縁膜３とSiO₂から成るマスク（第２のマスク）２を所望時間だけエッチングすることで、リッジ１Ｒの頂面１ＲＳを露出させる（図１．Ｄ）。この後レジストマスク（第１のマスク）４Ｍを除去すれば、リッジ１Ｒを有し、その頂面１ＲＳが露出され、且つ他の表面がSiO₂から成る絶縁膜３により覆われた半導体素子１００が得られる（図１．Ｅ）。

図１．Ｃの状態から、エッチングを行っている途中の様子を図２に示す。本実施例では、SiO₂から成る絶縁膜３はＣＶＤ法により形成されたので、蒸着法により形成されたSiO₂から成るマスク２のほうがウエットエッチング速度が速く、図２の様な状態となる。すなわち、リッジ１Ｒの頂面１ＲＳが比較的速い段階で露出し始め、リッジ１Ｒの頂面１ＲＳよりも高い位置のSiO₂から成る絶縁膜３がそのあとで順次エッチングされることとなる。容易に理解できる通り、リッジ１Ｒの頂面１ＲＳが完全に露出していれば、リッジ１Ｒの頂面１ＲＳよりも高い位置のSiO₂から成る絶縁膜３が多少残っていても、例えば電極形成に支障はない。即ち、本願発明は、リッジ１Ｒの頂面１ＲＳを完全に露出させる上で、極めてエッチング条件の設定が容易であることが理解できる。

実施例１ではSiO₂から成るマスク（第２のマスク）２上部に全くレジストマスク（第１のマスク）４Ｍを形成しない場合を示したが、薄膜のレジストマスク（第１のマスク）４Ｍが形成されたとしても以下のように処理すればSiO₂から成るマスク（第２のマスク）２表面を露出させることができる。これを図３に示す。図３は、本発明の具体的な他の実施例に係るリッジを有する半導体素子の製造方法を示す工程図である。実施例２の図３．Ａ及び図３．Ｂは実施例１の図１．Ａ及び図１．Ｂと同じであって、図３．Ｂに至るまでの工程は実施例１の図１．Ｂに至るまでの工程と同様である。また、実施例２の図３．Ｄ、図３．Ｅ及び図３．Ｆは実施例１の図１．Ｃ、図１．Ｄ及び図１．Ｅと同じであって、図３．Ｄ以降の工程は実施例１の図１．Ｃ以降の工程と同様である。

本実施例では、図３．Ｃのように、フォトレジスト４がリッジ１Ｒの頂面上部Ｓの絶縁膜３を覆ってしまっても、また、リッジ１Ｒの頂面上部Ｓの絶縁膜３を覆う当該フォトレジスト４を硬化させてマスク４Ｍとしてしまっても、リッジ１Ｒの頂面上部Ｓの絶縁膜３の表面を露出させるものである。即ち、図３．Ｃのように、フォトレジストを硬化させてマスク４Ｍとした際、マスク４Ｍがリッジ１Ｒの頂面上部Ｓの絶縁膜３を覆っていたとしても、当該部分のマスク４Ｍの厚さは、リッジ１Ｒの頂面上部Ｓ以外のマスク４Ｍの厚さよりも薄い。そこでフォトレジストを硬化させてマスク４Ｍとしたのち、全体をアッシングして、リッジ１Ｒの頂面上部Ｓの絶縁膜３を覆うマスク４Ｍを除去する。この際、アッシング時間を調整すれば、リッジ１Ｒ以外のマスク４Ｍの表面が、少なくともリッジ１Ｒの頂面１ＲＳよりも高い位置となるようにすることは容易である（図３．Ｄ）。この後、実施例１の図１．Ｃ以降と同様に処理を行えば、リッジ１Ｒを有し、その頂面１ＲＳが露出され、且つ他の表面がSiO₂から成る絶縁膜３により覆われた半導体素子１００が得られる（図３．Ｅ、図３．Ｆ）。

本発明の具体的な一実施例に係るリッジを有する半導体素子の製造方法を示す工程図。実施例におけるエッチング工程の途中の様子を示す断面図。本発明の具体的な他の実施例に係るリッジを有する半導体素子の製造方法を示す工程図。従来のリッジを有する半導体素子の製造方法を示す工程図。

符号の説明

１：半導体素子ウエハ
１Ｒ：リッジ（凸部）
１ＲＳ：リッジの頂面（凸部の頂面）
２：エッチング可能なリッジ形成用マスク（第２のマスク）
３：絶縁膜（エッチング可能な膜）
４：硬化前のフォトレジスト
４Ｍ：レジストマスク（第１のマスク）

Claims

凸部を有する半導体素子に対し、その凸部頂面以外の表面にエッチング可能な膜を形成する半導体素子の製造方法において、
前記凸部を有する半導体素子の表面の全面に、当該凸部の頂面上部を除外せずに、前記エッチング可能な膜を形成する工程と、
前記半導体素子の凸部の頂面上部の前記エッチング可能な膜の表面が覆われないように、前記半導体素子の残余の表面に第１のマスクを形成する工程と、
前記第１のマスクに覆われていない前記エッチング可能な膜を、エッチングにより除去して、前記半導体素子の凸部頂面を露出させる工程と
を有することを特徴とする半導体素子の製造方法。
凸部を有する半導体素子に対し、その凸部頂面以外の表面にエッチング可能な膜を形成する半導体素子の製造方法において、
エッチング可能な第２のマスクを用いたエッチングにより、前記半導体素子の凸部を形成する工程と、
前記凸部を有する半導体素子の表面の全面に、当該凸部の頂面上部の第２のマスク表面を除外せずに、前記エッチング可能な膜を形成する工程と、
前記半導体素子の凸部の頂面上部の前記エッチング可能な膜の表面が覆われないように、前記半導体素子の残余の表面に第１のマスクを形成する工程と、
前記第１のマスクに覆われていない部分の前記エッチング可能な膜及び第２のマスクを、エッチングにより除去して、前記半導体素子の凸部頂面を露出させる工程と
を有することを特徴とする半導体素子の製造方法。
凸部を有する半導体素子に対し、その凸部頂面以外の表面にエッチング可能な膜を形成する半導体素子の製造方法において、
エッチング可能な第２のマスクを用いたエッチングにより、前記半導体素子の凸部を形成する工程と、
前記凸部を有する半導体素子の表面の全面に、当該凸部の頂面上部の第２のマスク表面を除外せずに、前記エッチング可能な膜を形成する工程と、
前記凸部の頂面上部の前記エッチング可能な膜の表面よりも前記半導体素子の残余の表面の方が厚くなるように第１のマスクを形成する工程と、
前記半導体素子の残余の表面の前記第１のマスクの厚さが厚いことを利用して、前記半導体素子の残余の表面が前記第１のマスクで覆われた状態を維持しつつ、当該凸部の頂面上部の前記エッチング可能な膜の表面の前記第１のマスクを除去する工程と、
前記第１のマスクに覆われていない部分の前記エッチング可能な膜及び第２のマスクを、エッチングにより除去して、前記半導体素子の凸部頂面を露出させる工程と
を有することを特徴とする半導体素子の製造方法。
前記第１のマスクはフォトレジストであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体素子の製造方法。
前記フォトレジストから成る第１のマスクは、前記半導体素子の凸部の頂面上部の、前記エッチング可能な膜の表面を覆わないように、スピンコートにより塗布されたのち、光硬化されることを特徴とする請求項４に記載の半導体素子の製造方法。
前記エッチング可能な膜は絶縁膜であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体素子の製造方法。
前記エッチング可能な膜はSiO₂であることを特徴とする請求項６に記載の半導体素子の製造方法。
前記SiO₂から成るエッチング可能な膜はＣＶＤにより形成することを特徴とする請求項７に記載の半導体素子の製造方法。
前記エッチング可能な第２のマスクはSiO₂であることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体素子の製造方法。
前記SiO₂から成るエッチング可能な第２のマスクは蒸着により形成することを特徴とする請求項９に記載の半導体素子の製造方法。
前記半導体素子はリッジ構造の発光部を有するレーザであることを特徴とする請求項１乃至請求項１０のいずれか１項に記載の半導体素子の製造方法。
前記半導体素子は、少なくともIII族窒化物系化合物半導体から成る層を有することを特徴とする請求項１乃至請求項１１のいずれか１項に記載の半導体素子の製造方法。