JP2008016852A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法 Download PDF

Info

Publication number
JP2008016852A
JP2008016852A JP2007176525A JP2007176525A JP2008016852A JP 2008016852 A JP2008016852 A JP 2008016852A JP 2007176525 A JP2007176525 A JP 2007176525A JP 2007176525 A JP2007176525 A JP 2007176525A JP 2008016852 A JP2008016852 A JP 2008016852A
Authority
JP
Japan
Prior art keywords
insulating film
etching
film
hard mask
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007176525A
Other languages
English (en)
Inventor
Myung-Kyu Ahn
明 圭 安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008016852A publication Critical patent/JP2008016852A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

【課題】コンタクトホールのサイズの安定した減少を実現でき、素子の信頼性を向上させるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０１上に層間絶縁膜１０５とハードマスク膜パターン１０６ａを形成し、それらの表面を覆うようにしてスペーサ膜１０９を形成する。第１のエッチング工程で層間絶縁膜１０５にコンタクトホール（図４中の符号２００）を形成し、スペーサ膜１０９も第１のエッチング工程にて除去し、ハードマスク膜パターン１０６ａを除去するための第２のエッチング工程を実施する。それにより、コンタクトホールのサイズを減少させる必要がある場合、あるいは隣り合うコンタクトホールどうしの間隔スペースを減少させる必要がある工程にあって、リソグラフィ工程の限界を克服しつつ、コンタクトホールのサイズを安定して減少させ、ブリッジの発生を抑えて素子の信頼性を高める。
【選択図】図３

Description

本発明は、特にコンタクトホールのプロファイル改良に係るフラッシュメモリ素子の製造方法に関するものである。
近年、フラッシュメモリ素子のサイズがますます微細化するに伴い、たとえば70ナノ(nm)以下に微小サイズになると十分なエッチングマージンを形成できなくなる問題がある。ドレーンコンタクト工程の場合、ArFレーザーを光源として用いるリソグラフィ工程において、フォトレジストのエッチングマージンの不足を改善するために、ハードマスク膜としてポリシリコンの代りにニトリドを用いている。
しかし、ニトリドハードマスク膜を用いてコンタクトホールを形成する場合、ポリシリコンハードマスク膜を用いるよりもコンタクトホールのサイズが約20ナノ以上増加する。これに伴い、隣り合うコンタクトホールの間隔スペースが狭くなるだけでなく、コンタクトホールの中間部位に湾曲(bowing)現象が生じて、ブリッジ(bridge)が発生する問題がある。
本発明の目的は、コンタクトホールのサイズの安定した減少を実現できるフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために本発明のフラッシュメモリ素子の製造方法は、半導体基板上に層間絶縁膜およびハードマスク膜パターンを形成する工程と、前記層間絶縁膜および前記ハードマスク膜パターンの表面に沿ってスペーサ膜を形成する工程と、前記ハードマスクパターンおよび前記スペーサ膜をエッチングマスクに用いる第１のエッチング工程で前記層間絶縁膜にコンタクトホールを形成するとともに、前記スペーサ膜を前記第１のエッチング工程にて除去する工程と、前記ハードマスク膜パターンを除去するための第２のエッチング工程を実施する工程と、を含むことを特徴とする。
本発明のフラッシュメモリ素子の製造方法によれば、デザインルールの減少により、コンタクトホールのサイズを減少させる必要がある場合、あるいは隣り合うコンタクトホールどうしの間隔スペースを減少させる必要がある工程にあって、リソグラフィ工程の限界を克服しつつ、コンタクトホールのサイズを安定して減少させることができる。その結果、ブリッジの発生を抑えることができるので素子の信頼性が向上する。
以下、本発明に係る半導体素子の製造方法の好適な実施形態について、図面を参照して詳細に説明する。
図１〜図５は、本実施形態によるフラッシュメモリ素子の製造方法における工程を順に示す断面図である。
まず、図１に示す工程において、素子分離膜(102)が形成された半導体基板(101)の上部にコンタクトホールを形成するための一連の膜(layers)を蒸着する。それら一連の膜とは、バッファ絶縁膜(103)と、エッチング停止絶縁膜(104)、層間絶縁膜(105)と、そしてハードマスク膜(106)である。ハードマスク膜(106)の上部には乱反射防止膜(107)とフォトレジストパターン(108)が形成される。
バッファ絶縁膜(103)はオキシド系統の物質で形成され、エッチング停止絶縁膜(104)はニトリド系統の物質で形成される。また、層間絶縁膜(105)はオキシド系統の物質で形成され、ハードマスク膜(106)はニトリド系統の物質で形成される。乱反射防止膜(107)は有機乱反射コーティング(Organic Bottom Anti Reflective Coating;OBARC)物質で形成される。フォトレジストパターン(108)は、デザインルールの減少によってコンタクトホールのサイズを減少させ、あるいは隣り合うコンタクトホールの間隔スペースを減少させる必要が有る工程にてリソグラフィ工程を通じて形成され、コンタクトホール形成部位がオープンされている。
つぎに、図２に示す工程においては、エッチング工程でフォトレジストパターン(108)をエッチングマスクにして、乱反射防止膜(107)をエッチングして乱反射防止膜パターン(107a)を形成するとともに、ハードマスク膜(106)をエッチングしてハードマスク膜パターン(106a)を形成する。
つぎに、図３の工程で示すように、フォトレジストパターン(108)と乱反射防止膜パターン(107a)を除去する。それに続いて、ハードマスク膜パターン(106a)と層間絶縁膜(105)のそれぞれ表面に沿ってハードマスク用のスペーサ膜(109)を形成する。
このハードマスク用のスペーサ膜(109)としては、化学的気相蒸着法(CVD)またはスパッタ方法でオキシド、オキシニトリドまたはニトリド系統の物質を用いて形成することができる。スペーサ膜(109)は、70ナノ級のフラッシュメモリ素子の場合、10Å以上の厚さになるように形成するが、ハードマスク膜パターン(106a)の間の空間が満たされないように形成することが望ましい。また、スペーサ膜(109)の厚さは、素子のデザインルールに基づいて適切に調節して用いることができる。
つぎに、図４に示す工程では、前工程でハードマスク膜パターン(106a)上に上記スペーサ膜(109)を形成した段階でエッチング工程を実行し、層間絶縁膜(105)にコンタクトホール(200)を形成する。スペーサ膜(109)はエッチング工程中に除去される。仮にも、スペーサ膜(109)が除去されないで一部残ったような場合、後工程であるハードマスク膜パターン(106a)の除去工程時にいっしょに除去することができる。
前述のように、コンタクトホール(200)を形成するためのエッチング工程時、層間絶縁膜(105)のエッチング厚さが過大に厚くてコンタクトホール(200)のサイズが全体的に大きくなることがある。あるいは、コンタクトホール(200)の中間部位までの深さでコンタクトホール(200)の幅が非正常的に増加する湾曲（ボーイング）現象が発生することがある。
そうしたコンタクトホール(200)の変化現象は側面エッチング(lateral etch)が原因で起こる。その側面エッチングを最小に抑えるには、エッチング工程において圧力を低くし、トップパワー(top power)を減少させる方法、またはカソード温度を減少させる方法を、それらの方法の１つを単独で、あるいは組み合わせて実施する。
また、湾曲（ボーイング）現象を最小に抑えるには、エッチング工程においてO2ガス流量を減少させる方法を適用して実施する。具体的には、エッチング工程での圧力を10mTorr〜100mTorrとし、カソード温度を−20℃〜20℃とし、パワーを500W〜1500Wとし、O2ガス流量を5sccm 〜100sccmとして実施する。
また、エッチング工程としては、同一のエッチング設備内で真空状態を維持しつつイン・サイチュー(In-situ)方式でスペーサ膜(109)と層間絶縁膜(105)を連続させてエッチングすることが望ましい。但し、エッチング工程は、それぞれ異なるエッチング設備を用いてスペーサ膜(109)と層間絶縁膜(105)を不連続的にエッチングを行うエクス・サイチュー(ex-situ)方式を採用することも可能である。
以上のように、ハードマスク膜(106)の上部にスペーサ膜(109)を形成し、側面エッチングが抑えられる好適な条件でエッチング工程を実行するので、コンタクトホール(200)のサイズが全体的に大きくならないように抑えて肥大化を防止できる。また、コンタクトホール(200)の中間深さの部位においてコンタクトホール(200)の幅が異常に増えるいわゆる湾曲（ボーイング）現象が発生するのを最小に抑えることにも有効である。
そして、図５に示す工程において、コンタクトホール(200)は、ハードマスク膜パターン(106a)と、エッチング停止絶縁膜(104)と、バッファー絶縁膜(103)とを除去し、半導体基板(101)に達する深さまでエッチングして露出させて形成完了する。
各膜の除去工程にあっては、まずハードマスク膜パターン(106a)を先に除去し、その後にエッチング停止絶縁膜(104)とバッファー絶縁膜(103)を除去することが望ましい。しかし、同時除去する場合、つまりハードマスク膜パターン(106a)、エッチング停止絶縁膜(104)およびバッファー絶縁膜(103)の各膜を同時に除去する場合は、ハードマスク膜パターン(106a)の厚さが大きいと、半導体基板(101)が除去の過程で損傷を受けることがある。そうした場合、ハードマスク膜パターン(106a)が以前のエッチング工程中に一定の厚さが除去されて薄くなった状態であるため、半導体基板(101)のエッチングによる損傷は無視できるものである。
また、コンタクトホール(200)の側面エッチングを最小に抑えるために、除去工程は、CF4ガスにCHF3ガス、CH2F2またはCH3Fガスが含まれた混合ガスを用いて実施する。CF4ガスに対するCHF3ガス、CH2F2またはCH3Fガス流量比を10〜90％で調節し、オキシドに対するニトリドの選択比(selectivity)を1.4以上になるようにする。
以上のような一連の好適条件で形成されるコンタクトホール(200)は、目標とするサイズで安定的に形成されるため、図５に示すように、コンタクトホール(200)の上段の部分で隣り合うコンタクトホール(200)どうしの間隔となる空間マージン(A)が必要十分に確保される。また、コンタクトホール中間深さ部位での湾曲（ボーイング）現象についても、その中間深さ部位での空間マージン(B)もブリッジが発生しない程度に確保することができる。
なお、本発明による半導体素子の製造方法の実施形態について説明したが、その実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
本発明によるフラッシュメモリ素子の製造方法の実施形態としてその工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。
符号の説明
101 半導体基板
102 素子分離膜
103 バッファー絶縁膜
104 エッチング停止絶縁膜
105 層間絶縁膜
106 ハードマスク膜
107 乱反射防止膜
108 フォトレジストパターン
109 スペーサ膜

Claims (15)

  1. 半導体基板上に層間絶縁膜およびハードマスク膜パターンを形成する工程と、
    前記層間絶縁膜および前記ハードマスク膜パターンの表面に沿ってスペーサ膜を形成する工程と、
    前記ハードマスクパターンおよび前記スペーサ膜をエッチングマスクに用いる第１のエッチング工程で前記層間絶縁膜にコンタクトホールを形成するとともに、前記スペーサ膜を前記第１のエッチング工程にて除去する工程と、
    前記ハードマスク膜パターンを除去するための第２のエッチング工程を実施する工程と、を含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記層間絶縁膜の下部にさらにエッチング停止絶縁膜が形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記エッチング停止絶縁膜の下部にさらにバッファ絶縁膜が形成されることを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
  4. 前記第２のエッチング工程を実施後、さらに前記コンタクトホールの底面の前記エッチング停止絶縁膜および前記バッファ絶縁膜をエッチングする工程と、
    を含むことを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
  5. 前記第２のエッチング工程時に前記ハードマスク膜パターン、前記エッチング停止絶縁膜および前記バッファ絶縁膜が同時にエッチングされることを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
  6. 前記ハードマスク膜パターンがニトリド系統の物質で形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 前記スペーサ膜がオキシド、オキシニトリドまたはニトリド系統の物質で形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  8. 前記第１のエッチング工程は、圧力を減少させる方法、トップパワーを減少させる方法またはカソード温度を減少させる方法を単独であるいは混合して実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  9. 前記第１のエッチング工程は、圧力を10mTorr〜100mTorr、カソード温度を−20℃〜20℃、パワーを500W〜1500Wとして実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記第１のエッチング工程は、O2ガス流量を減少させる方法で実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  11. 前記第１のエッチング工程は、O2ガス流量を5sccm〜100sccmとして実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  12. 前記第１のエッチング工程は、同一のエッチング装備内で真空状態を維持しながら、イン・サイチュー方式で前記スペーサ膜及び前記層間絶縁膜を連続エッチングすることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  13. 前記第１のエッチング工程は、それぞれ異なるエッチング装備を用いて上記スペイサー膜及び上記層間絶縁膜を不連続エッチングするエクス・サイチュー方式で実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  14. 前記第２のエッチング工程は、CF4ガスにCHF3ガス、CH2F2またはCH3Fガスが含まれた混合ガスを用いて実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  15. 前記CF4ガスに対する前記CHF3ガス、前記CH2F2または前記CH3Fガスの流量比は10〜90％で調節することを特徴とする請求項１４に記載のフラッシュメモリ素子の製造方法。
JP2007176525A 2006-07-05 2007-07-04 フラッシュメモリ素子の製造方法 Pending JP2008016852A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060063144A KR100788587B1 (ko) 2006-07-05 2006-07-05 플래쉬 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
JP2008016852A true JP2008016852A (ja) 2008-01-24

Family

ID=39073514

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007176525A Pending JP2008016852A (ja) 2006-07-05 2007-07-04 フラッシュメモリ素子の製造方法

Country Status (3)

Country Link
US (1) US20080124914A1 (ja)
JP (1) JP2008016852A (ja)
KR (1) KR100788587B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032790B2 (en) 2015-12-16 2018-07-24 Toshiba Memory Corporation Semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US5893748A (en) 1997-02-10 1999-04-13 Advanced Micro Devices, Inc. Method for producing semiconductor devices with small contacts, vias, or damascene trenches
JPH10256368A (ja) 1997-03-12 1998-09-25 Sony Corp 半導体装置の製造方法
US20030121888A1 (en) * 2001-11-30 2003-07-03 Kenji Adachi Etching method
JP2003273213A (ja) 2002-03-15 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR100457046B1 (ko) * 2002-08-07 2004-11-10 삼성전자주식회사 반도체 장치의 제조에서 콘택 형성 방법
KR100706780B1 (ko) * 2004-06-25 2007-04-11 주식회사 하이닉스반도체 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
KR100674982B1 (ko) * 2005-07-06 2007-01-29 삼성전자주식회사 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR100788587B1 (ko) 2007-12-26
US20080124914A1 (en) 2008-05-29

Similar Documents

Publication Publication Date Title
JP2009071306A (ja) 半導体素子の微細パターン形成方法
TW201543564A (zh) 半導體製程
JP2007300125A (ja) 半導体素子の微細パターンの形成方法
JP2005244167A (ja) 半導体装置の製造方法
JP2008218999A (ja) 半導体装置の製造方法
KR100714287B1 (ko) 반도체 소자의 패턴 형성방법
JP2005197640A (ja) フラッシュメモリ素子の製造方法
KR20090044810A (ko) 이온주입 마스크 및 그 마스크 형성방법
KR100994714B1 (ko) 반도체 장치 제조 방법
JP2007110077A (ja) 半導体素子のコンタクトホール形成方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
JP3585039B2 (ja) ホール形成方法
JP2008016852A (ja) フラッシュメモリ素子の製造方法
JP2009152586A (ja) 半導体装置の製造方法
KR20090045754A (ko) 하드마스크를 이용하는 반도체 소자의 패턴 형성 방법
KR20070096600A (ko) 반도체 소자의 제조방법
KR100910865B1 (ko) 반도체소자 제조방법
KR20080001925A (ko) 반도체 소자의 스토리지노드홀 제조 방법
KR20050073043A (ko) 반도체 소자의 비트 라인 형성방법
KR20050068363A (ko) 하드 마스크를 이용한 미세 패턴 형성 방법
KR100886641B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100721590B1 (ko) 반도체소자의 제조방법
TWI518743B (zh) 半導體裝置圖案化結構之製作方法
KR100904422B1 (ko) 반도체 소자 제조 방법
KR100539962B1 (ko) 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조방법