TW201543564A - 半導體製程 - Google Patents

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Abstract

一種半導體製程，包含有：提供一半導體基材，其上形成有一底層、一硬遮罩層，設於該底層上，以及一核心層，設於該硬遮罩層上；於該核心層上形成一光阻圖案；進行一第一非等向性乾蝕刻製程，將該光阻圖案轉移至該核心層，形成一核心層圖案；對該核心層圖案進行一後清洗製程；於該後清洗製程之後，於該核心層圖案上沉積一間隙壁層；進行一第二非等向性乾蝕刻製程，蝕刻該間隙壁層，在該核心層圖案的側壁上，形成一間隙壁圖案；去除該核心層圖案；以及進行一第三非等向性乾蝕刻製程，將該間隙壁圖案轉移至該硬遮罩層。

Description

半導體製程
本發明係有關於一種半導體製程，特別是有關於一種自對準雙重圖案方法。
已知，光學微影製程係利用曝光及顯影等步驟將光罩上的電路圖案微縮轉印至晶圓上的技術，而隨著半導體製程的微縮，目前的光學微影製程已面臨到技術瓶頸。以現今主流的193奈米(nm)波長的氟化氬(ArF)雷射光源為例，其可達到的最小電晶體半間距(half-pitch)約為65奈米，若再搭配業界習用的浸潤式微影(Immersion Lithography)技術，電晶體半間距僅能推進至45奈米。
為了使用現有的設備來達成超越曝光極限的微細線路製作，業界於是發展出一種自對準雙重圖案(self-aligned double-patterning,SADP)技術，其流程包含硬遮罩(hard mask)堆疊，核心膜(core)沉積，之後是微影曝光，此時的元件間距以及關鍵尺寸(critical dimension,CD)都比較寬，之後再修剪光阻尺寸到設定的CD值，然後以乾蝕刻方式將圖樣從光阻轉移到核心膜上。接著進行間隙壁層沉積、間隙壁蝕刻、核心膜去除等步驟。最後，將間隙壁的圖案轉移到硬遮罩堆疊。
然而，上述先前技藝仍有諸多問題需要改善。舉例來說，為了獲得較緻密的間隙壁層，以提升圖案轉移的精準度，就必須採用較高溫(例如大於400℃)的化學氣相沉積方式，然而此高溫沉積製程，卻會影響到已圖案化的核心層細線路，導致線邊粗糙(line edge roughness,LER)問題。是以，現今業界仍須對現有的雙重圖案技術進行改良， 以其能克服上述先前技藝之不足與缺點。
本發明實施例提供一種半導體製程，包含有：提供一半導體基材，其上形成有一底層、一硬遮罩層，設於該底層上，以及一核心層，設於該硬遮罩層上；於該核心層上形成一光阻圖案；進行一第一非等向性乾蝕刻製程，將該光阻圖案轉移至該核心層，形成一核心層圖案；對該核心層圖案進行一後清洗製程；於該後清洗製程之後，於該核心層圖案上沉積一間隙壁層；進行一第二非等向性乾蝕刻製程，蝕刻該間隙壁層，在該核心層圖案的側壁上，形成一間隙壁圖案；去除該核心層圖案；以及進行一第三非等向性乾蝕刻製程，將該間隙壁圖案轉移至該硬遮罩層。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1‧‧‧半導體基材
10‧‧‧底層
12‧‧‧硬遮罩層
12a‧‧‧硬遮罩圖案
14‧‧‧核心層
14a‧‧‧核心層圖案
16‧‧‧光阻圖案
20‧‧‧間隙壁層
20a‧‧‧間隙壁圖案
P1‧‧‧間距
P2‧‧‧間距
w1‧‧‧線寬
w2‧‧‧線距
S1~S7‧‧‧步驟
第1圖至第5圖以剖面圖例示本發明實施例一種自對準雙重圖案的主要步驟。
第6圖繪示本發明實施例一種自對準雙重圖案的流程圖。
在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例方式來表示、描述。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
再者，本發明通篇說明書與隨附申請專利範圍中會使用某些詞彙來指稱特定的組成元件。該領域的技藝人士將理解到，半導體元件製造商可能會以不同的名稱來指稱一相同的元件，如間隙壁與側壁子(spacer)、絕緣層與介電層等。此外，在文中若使用例如「第一」與「第二」等敘述，主要用以區別不同的元件，並不產生步驟順序的限制。
請參閱第1圖至第5圖，其以剖面圖例示本發明實施例一種自對準雙重圖案(self-aligned double-patterning,SADP)的主要步驟。首先，如第1圖所示，提供一半導體基材1，其上形成有一底層(base layer)10、一硬遮罩層(hard mask layer)12，設於底層10上，以及一核心層(core layer)14，設於硬遮罩層12上。接著，在核心層14上形成一光阻圖案16。其中，根據本發明實施例，光罩上的圖案最終將至少縮減至原間距的一半並轉移至底層10，故又可將它稱為目標層(target layer)。熟習該項技藝者應理解，雖然第1圖至第5圖例示一種自對準雙重圖案之步驟，但是本發明亦可應用在自對準多重圖案(self-aligned multiple patterning)製程，例如，自對準三重圖案製程或自對準四重圖案製程等等。
根據本發明實施例，光阻圖案16可以是平行的直線條圖案，但不限於此，其它圖案亦可採用。根據本發明實施例，光阻圖案16具有線寬w1，以及線距(space)w2，故其間距(pitch)P1為w1+w2。根據本發明實施例，光阻圖案16的線距w2需大於線寬w1，例如，w2：w1=3：1。根據本發明實施例，舉例來說，光阻圖案16可以是任何適用於193奈米曝光系統的光阻材料(ArF光阻)。當然，在其它實施例中，光阻圖案16也可以是搭配其它微影系統的光阻材料，例如，248奈米(KrF)曝光系統、電子束(e-beam)微影系統等等。在此實施例中，光阻圖案16可以是正光阻，亦即，被曝光的區域在顯影過程中會被顯影液去除，而僅留下未被曝光的區域。然而，在其它實施例中，光阻圖案16也可以是負光阻。此外，在某些實施例中，光阻圖案16與核心層14之間還可以設有一抗反射層(圖未示)。
根據本發明實施例，底層10可以是矽基材、多晶矽層、金屬層、介電層等等，端視在底層10中所欲形成的線路或元件來決定。舉例來說，若欲形成的是鑲嵌銅(damascened copper)線路，則底層10可以是介電層或低介電係數材料層，最終，形成在底層10的圖案結構將以溝槽方式呈現。若是要形成埋入式閘極、電晶體或埋入式字元線、位元線，則底層10可以是矽基材。
根據本發明實施例，硬遮罩層12可以是多晶矽(polysilicon)層、氮化矽(silicon nitride)層等等。根據本發明實施例，硬遮罩層12可以是單層結構或者是複層結構。根據本發明實施例，核心層14係為一非晶相碳(amorphous carbon)層或其它多孔性的先進圖案膜(advanced patterning film,APF)材料。在此實施例中，硬遮罩層12是由多晶矽所構成的單一材料單層結構，核心層14是由非晶相碳所構成的單一材料單層結構且直接形成在硬遮罩層12的上表面，換言之，在此實施例中，硬遮罩層12與核心層14直接接觸，硬遮罩層12與核心層之間無其它材料層。
如第2圖所示，在形成光阻圖案16之後，隨即進行一第一非等向性乾蝕刻製程，利用光阻圖案16為蝕刻抵擋層，將未被光阻圖案16覆蓋的核心層14去除，形成核心層圖案14a。此時，光阻圖案16已被轉移至核心層14中。接著，可以選擇進行一圖案修整製程，例如，以氧氣電漿接觸核心層圖案14a，進一步縮小核心層圖案14a的線寬至所要的大小。上述圖案修整製程除了可以利用氧氣電漿接觸核心層圖案14a，還可以採用其它方式進行，例如，以N2/H2氣體、He/H2氣體，或氧氣電漿添加少許CF4氣體，但不限於此。
根據本發明實施例，隨後，進行一後清洗(post-clean)製程，用以將前述第一非等向性乾蝕刻製程過程中產生的高分子聚合物清除。根據本發明實施例，上述後清洗製程係將經過蝕刻後的半導體基材1的表面(亦即核心層圖案14a的表面及硬遮罩層12的部分表面)在一預定溫度下接觸一預 定清洗液經過一預定接觸時間。根據本發明實施例，上述後清洗製程所使用的該預定清洗液可以包括，但不限於，SPM清洗液(硫酸及過氧化氫經一定比例混合，如硫酸：過氧化氫體積比5：1)、APM清洗液(氨水、過氧化氫及純水經一定比例混合)、稀釋的APM清洗液、稀釋的氫氟酸(DHF)溶液、異丙醇(IPA)、稀釋的硫酸/過氧化氫(DSP)溶液(硫酸、過氧化氫及純水經一定比例混合)、DSP+(添加預定濃度的HF的DSP溶液)。根據本發明實施例，上述預定溫度可以介於室溫至165℃，較佳介於室溫至65℃，端視所使用的清洗液種類而決定。根據本發明實施例，上述預定接觸時間可以介於20秒至3分鐘，端視所使用的清洗液種類而決定。根據本發明實施例，上述預定接觸時間少於或等於3分鐘。
如第3圖所示，在完成後清洗製程之後，接著進行一沉積製程，例如，化學氣相沉積(chemical vapor deposition,CVD)或原子層沉積(atom layer deposition,ALD)，於核心層圖案14a的表面以及硬遮罩層12的顯露出來的表面上順應的形成一均厚的間隙壁層20。根據本發明實施例，間隙壁層20可以是氧化矽或氮化矽等，其厚度均一，約略等於核心層圖案14a的線寬。根據本發明實施例，上述沉積製程可以在大於或等於400℃的溫度條件下進行，如此形成緻密的間隙壁層20。根據本發明實施例，此緻密的間隙壁層20可以與核心層圖案14a產生高蝕刻選擇比，大大提升了後續製程餘裕窗口(process window)。
如第4圖所示，在沉積間隙壁層20之後，隨後進行一第二非等向性乾蝕刻製程，在核心層圖案14a的兩相對側壁上，形成間隙壁圖案20a，然後，選擇性的將核心層圖案14a去除，僅留下間隙壁圖案20a。此時，原光阻圖案16其間距P1，圖案移轉至隙壁層20之後，間距P2已經是原間距P1的一半。
如第5圖所示，接著利用間隙壁圖案20a為蝕刻抵擋層，進行一第三非等向性乾蝕刻製程，去除未被間隙壁圖案20a覆蓋的硬遮罩層12，如 此將間隙壁圖案20a轉移至硬遮罩層12，形成一硬遮罩圖案12a。後續即可繼續進行一第四非等向性乾蝕刻製程，利用硬遮罩圖案12a為蝕刻抵擋層，將硬遮罩圖案12a轉移至下方的底層10，完成元件或線路圖案的製作。
請參閱第6圖，其繪示本發明實施例一種自對準雙重圖案的流程圖。如第6圖所示，首先，步驟S1：於基材1的底層10上依序形成硬遮罩層12及核心層14；接著步驟S2：圖案化核心層14；步驟S3：核心層後清洗製程，步驟S4：沉積間隙壁層20；步驟S5：蝕刻間隙壁層，形成間隙壁圖案20a；步驟S6：去除剩餘的核心層14；以及步驟S7：將間隙壁圖案20a轉移至硬遮罩層12以及底層10。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
S1~S7‧‧‧步驟

Claims (10)

  1. 一種半導體製程，包含有：提供一半導體基材，其上形成有一底層、一硬遮罩層，設於該底層上，以及一核心層，設於該硬遮罩層上；於該核心層上形成一光阻圖案；進行一第一非等向性乾蝕刻製程，將該光阻圖案轉移至該核心層，形成一核心層圖案；對該核心層圖案進行一後清洗製程；於該後清洗製程之後，於該核心層圖案上沉積一間隙壁層；進行一第二非等向性乾蝕刻製程，蝕刻該間隙壁層，在該核心層圖案的側壁上，形成一間隙壁圖案；去除該核心層圖案；以及進行一第三非等向性乾蝕刻製程，將該間隙壁圖案轉移至該硬遮罩層。
  2. 如申請專利範圍第1項所述之半導體製程，其中該底層包含矽基材、多晶矽層、金屬層、或介電層。
  3. 如申請專利範圍第1項所述之半導體製程，其中該硬遮罩層包含多晶矽層或氮化矽層。
  4. 如申請專利範圍第1項所述之半導體製程，其中該核心層包含非晶相碳層。
  5. 如申請專利範圍第1項所述之半導體製程，其中該後清洗製程係將該核心層圖案在一預定溫度下接觸一預定清洗液經過一預定接觸時間。
  6. 如申請專利範圍第5項所述之半導體製程，其中該預定清洗液包含SPM清洗液、APM清洗液、稀釋的APM清洗液、稀釋的氫氟酸溶液、異丙醇、稀釋的硫酸/過氧化氫(DSP)溶液、或DSP+。
  7. 如申請專利範圍第5項所述之半導體製程，其中該預定溫度介於室溫至165℃。
  8. 如申請專利範圍第5項所述之半導體製程，其中該預定接觸時間介於20秒至3分鐘。
  9. 如申請專利範圍第1項所述之半導體製程，其中形成該核心層圖案之後，對該核心層圖案進行一圖案修整製程。
  10. 如申請專利範圍第1項所述之半導體製程，其中沉積該間隙壁層的溫度大於或等於400℃。
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