KR20220156881A - 마이크로 전자 소재의 공정 시에 euv 역 패터닝을 위한 방법 - Google Patents
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Abstract
방법은 역 극자외선(EUV) 패터닝 공정을 통해 마이크로 전자 소재를 처리한다. 부분적으로, 역 패터닝 기술은, 통상적인 EUV 패터닝 공정을 통해 겪는 결함을 감소시키거나 제거하기 위해 적용된다. 역 패터닝 기술은, 통상적인 EUV 패터닝 공정에 비하여, 오버코팅 공정, 에칭 백 또는 평탄화 공정, 및 패턴 제거 공정과 같은, 추가적인 공정 단계를 포함한다. 또한, 추가적인 예시적인 실시형태는, 패턴 거칠기를 감소시키고 타겟 레벨의 라인 거칠기를 달성하기 위해, 라인 평활화 처리와 역 패터닝 기술을 조합한다. 이러한 추가적인 기술을 사용함으로써, 마이크로 브리지 결함 및/또는 다른 결함을 감소시키거나 제거하는 것과 더불어, 라인 패턴 거칠기가 현저하게 개선될 수 있다.
Description
본 개시물은 마이크로 전자 소재(microelectronic workpiece) 상의 패터닝된(patterned) 구조물의 형성을 포함하는 마이크로 전자 소재의 제조를 위한 방법에 관한 것이다.
전형적으로, 마이크로 전자 소재 내의 소자 형성은, 기판 상의 재료 층의 형성, 패터닝(patterning), 및 제거와 관련된 일련의 제조 기술을 포함한다. 현재 및 차세대 반도체 소자의 물리적 및 전기적 사양을 충족시키기 위해, 다양한 패터닝 공정에 대한 구조 무결성을 유지하면서 형상부(feature) 크기를 감소시키도록, 공정 흐름이 요구되고 있다.
감소된 형상부 크기를 달성하기 위해, 극자외선(EUV) 리소그래피를 사용하는 패터닝이 공정 시스템에 도입되었으며, 이러한 EUV 리소그래피는 전형적으로 10 내지 15 나노미터(nm) 이하의 파장을 갖는 광을 사용한다. 예를 들어, EUV 패터닝 기술은 7 nm 이하 노드의 첨단 반도체 소자 제조 시의 생산에 도입되었다. 감소된 형상부 크기가 달성되지만, EUV 패터닝 시에 패턴 성능 문제가 발생하였다. 예를 들어, 라인 및 공간 패턴과 관련하여, EUV 패터닝 시에 라인 거칠기 및 패턴 결함이 발생하였다. EUV 패터닝 후의 에칭후(post etch) 처리는, 라인 거칠기의 현저한 개선을 제공하지 못했다. 또한, 마이크로 브리지(microbridge) 및 파쇄 라인 결함이 결과적인 EUV 패턴에서 관찰되었으며, 이러한 유형의 결함은 전형적으로 보정 불가능하여 치명적인 소자 고장을 유발한다.
도 1a(종래기술)는 EUV 패터닝 공정을 사용하여 다층 구조물 위에 패터닝된 층(110)을 형성한 후의 단면도(105) 및 관련 평면도(115)를 포함하는 예시적인 실시형태(100)이다. 단면도(105)에 도시된 바와 같이, 다층 구조물은, 하드마스크 층(104), 보호용 층(106), 및 하부 층(102) 위에 형성된 반사 방지 코팅(ARC) 층(108)을 포함한다. 하부 층(102)은, 반도체 기판 및/또는 다른 기판 재료 또는 재료의 조합물과 같은, 마이크로 전자 소재를 위한 기판일 수 있다. 하드마스크 층(104)은 SiN 및/또는 다른 하드마스크 재료 또는 재료의 조합물일 수 있다. 보호용 층(106)은, 비정질 탄소의 스핀-온-카본(SOC) 층, 평탄화 층(예를 들어, 유기 평탄화 층), 및/또는 다른 평탄화 또는 보호용 재료 또는 재료의 조합물일 수 있다. ARC 층(108)은, 실리콘계 스핀-온-글라스(SOG) 층, 및/또는 다른 ARC 재료 또는 재료의 조합물일 수 있다. 패터닝된 층(110)은, EUV 리소그래피에 사용하기 위해 적합한 하나 이상의 포토레지스트 재료 또는 포토레지스트 재료의 조합물일 수 있다. 평면도(115)에 도시된 바와 같이, 패터닝된 층(110)에 의해 형성된 패턴은, 라인 및 인접한 공간을 포함한다. 하부 ARC 층(108)은 평면도(115)에서 공간을 통해 보인다. 평면도(115)에 도시된 바와 같이, 흔히 라인의 에지는 EUV 패터닝 공정의 결과로 높은 레벨의 거칠기를 갖는다.
도 1b(종래기술)는 도 1a(종래기술)의 패터닝된 층(110)의 라인/공간 패턴이 하나 이상의 에칭 공정을 사용하여 하부 층에 전사된 후의 단면도(125) 및 관련 평면도(130)를 포함하는 예시적인 실시형태(120)이다. 에칭 공정은 예를 들어, 하나 이상의 플라즈마 에칭 공정 단계로서 구현될 수 있지만, 다른 에칭 공정도 사용될 수 있다. 단면도(125)에 도시된 바와 같이, 패턴은 하드마스크 층(104)에 전사되었다. 평면도(130)에 도시된 바와 같이, 이제 하드마스크 층(104)은, 도 1a(종래기술)에 도시된 패터닝된 층(110)에 의해 형성된 라인/공간 패턴과 매칭되도록 패터닝된다. 하부 층(102)도 평면도(130)에서 보인다. 평면도(130)에 추가로 도시된 바와 같이, 또한 전사된 라인의 에지는 높은 레벨의 거칠기를 갖는다. 또한, 이러한 거칠기는 에칭후 처리에 의해 현저하게 개선되지 않는다.
도 2a 및 도 2b(종래기술)는 EUV 패터닝 공정을 사용하여 형성된 라인/공간 패턴과 관련하여 흔히 발생하는 파쇄 라인 결함 및 마이크로 브리지 결함의 예시적인 실시형태를 제공한다. 도 2a(종래기술)는 하나의 라인 내의 갭(202)이 파쇄 라인 결함을 유발하는 라인/공간 패턴의 평면도의 예시적인 실시형태(200)를 제공한다. 도 2b(종래기술)는 인접한 2개의 라인 사이에 형성된 재료 브리지(212)가 마이크로 브리지 결함을 유발하는 라인/공간 패턴의 평면도의 예시적인 실시형태(210)를 제공한다. 전술한 바와 같이, 이러한 파쇄 라인 결함 및 마이크로 브리지 결함은 전형적으로 보정 불가능하여, 처리되는 마이크로 전자 소재에 형성된 결과적인 소자에서 치명적인 소자 고장을 유발한다.
마이크로 전자 소재의 공정 시에 역(inverse) EUV 패터닝을 적용하는 실시형태가 본원에 설명된다. 부분적으로, 역 패터닝 기술은, 마이크로 브리지 결함과 같은, 통상적인 EUV 패터닝 공정을 통해 겪는 결함을 감소시키거나 제거하기 위해 적용된다. 역 패터닝 기술은, 통상적인 EUV 패터닝 공정에 비하여, 오버코팅(overcoat) 공정, 에칭 백(etch back) 또는 평탄화 공정, 및 패턴 제거 공정과 같은, 추가적인 공정 단계를 포함한다. 또한, 추가적인 예시적인 실시형태는, 패턴 거칠기를 감소시키고 타겟 레벨의 라인 거칠기를 달성하기 위해, 라인 평활화(smoothing) 처리와 역 패터닝 기술을 조합한다. 이러한 추가적인 기술을 사용함으로써, 마이크로 브리지 결함을 감소시키거나 제거하는 것과 더불어, 라인 패턴 거칠기가 현저하게 개선될 수 있다. 또한, 상이한 또는 추가적인 특징, 변형, 및 실시형태가 구현될 수 있으며, 관련 시스템 및 방법도 사용될 수 있다.
일 실시형태에서, 마이크로 전자 소재의 극자외선 공정을 위한 방법이 개시되고, 방법은, EUV 패터닝 공정을 사용하여, 다층 구조물 위에 패터닝된 층을 형성하는 단계; 패터닝된 층 위에 코팅 층을 형성하는 단계로서, 코팅 층은 패터닝된 층과 상이한 재료인, 단계; 패터닝된 층을 노출시키도록 코팅 층의 일부분을 제거하는 단계로서, 코팅 층의 잔여 부분은, 패터닝된 층의 패턴에 대한 역 패턴을 갖는, 단계; 패터닝된 층을 제거하여 역 패턴의 코팅 층을 남기기 위해, 하나 이상의 에칭 공정을 수행하는 단계; 및 다층 구조물 내의 적어도 하나의 하부 층에 역 패턴을 전사하는 단계를 포함한다.
추가적인 실시형태에서, EUV 패터닝 공정은, EUV 포토레지스트 층을 형성하는 단계, 및 EUV 광을 사용하는 패턴에 포토레지스트 층을 노출시키는 단계를 포함한다. 추가적인 실시형태에서, EUV 포토레지스트 층은, 화학적 증폭 레지스트(CAR) 재료 또는 비-CAR 재료를 포함한다. 추가적인 실시형태에서, EUV 광은 10 내지 15 나노미터의 파장을 갖는다. 또한 추가적인 실시형태에서, 코팅 층은, SiOx, SiN, SiC, 비정질 실리콘, 금속 산화물, 또는 금속 질화물 중 적어도 하나를 포함한다.
추가적인 실시형태에서, 코팅 층은, 다층 구조물의 상부 층과 동일한 재료를 포함한다. 추가적인 실시형태에서, 코팅 층 및 상부 층은, 반사 방지 코팅(ARC) 재료를 포함한다.
추가적인 실시형태에서, 제거하는 단계는, 에칭 백 공정 또는 평탄화 공정 중 적어도 하나를 수행하는 단계를 포함한다. 또한 추가적인 실시형태에서, 제거하는 단계는, 패터닝된 층의 높이와 동일하거나 패터닝된 층의 높이 아래의 높이로 코팅 층의 잔여 부분을 남긴다.
추가적인 실시형태에서, 패턴 및 역 패턴은, 라인 및 공간을 포함한다. 추가적인 실시형태에서, 코팅 층은, 패터닝된 층의 패턴의 인접한 라인 사이에 형성된 하나 이상의 브리지를 커버한다. 또한 추가적인 실시형태에서, 브리지는, 패터닝된 층이 제거된 후에, 코팅 층에 의해 계속 커버된다.
추가적인 실시형태에서, 방법은, 패터닝된 층이 제거된 후에, 하나 이상의 라인 평활화 처리를 수행하는 단계를 포함한다. 추가적인 실시형태에서, 하나 이상의 라인 평활화 처리를 사용하여, 타겟 레벨의 라인 거칠기가 달성된다. 추가적인 실시형태에서, 하나 이상의 라인 평활화 처리는, 하나 이상의 플라즈마 에칭 공정, 습식 에칭 공정, 증착 공정, 또는 이러한 공정의 조합을 포함한다.
추가적인 실시형태에서, 패터닝된 층을 제거하기 위한 하나 이상의 에칭 공정은, 하나 이상의 플라즈마 에칭 공정을 포함한다. 또한 추가적인 실시형태에서, 코팅 층의 형성은, 하나 이상의 스핀-온 코팅 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증착 공정, 또는 다른 증착 공정을 포함한다.
추가적인 실시형태에서, 다층 구조물은, 마이크로 전자 소재를 위한 기판 위에 형성된 하드마스크 층을 포함한다. 추가적인 실시형태에서, 역 패턴은 하드마스크 층에 전사된다.
추가적인 실시형태에서, 다층 구조물은, 반사 방지 코팅(ARC) 층, 보호용 층, 및 마이크로 전자 소재를 위한 기판 위에 형성된 하드마스크 층을 포함한다.
또한, 상이한 또는 추가적인 특징, 변형, 및 실시형태가 구현될 수 있으며, 관련 시스템 및 방법도 사용될 수 있다.
본 발명의 보다 완전한 이해 및 그 이점은 첨부된 도면과 관련하여 고려되는 이하의 설명을 참조함으로써 달성될 수 있으며, 첨부된 도면에서 동일한 참조 번호는 유사한 특징부를 나타낸다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시형태만을 도시하므로 범위를 제한하는 것으로 간주되어서는 안되며, 개시된 개념에 대해 동일하게 효과적인 다른 실시형태가 허용될 수 있음을 유의해야 한다.
도 1a 및 도 1b(종래기술)는 통상적인 EUV 패터닝으로 인해 비롯되는 결함 및 라인 거칠기가 문제인 통상적인 EUV 패터닝 공정의 예시적인 실시형태를 제공한다.
도 2a 및 도 2b(종래기술)는 도 1a 및 도 1b(종래기술)의 EUV 패터닝 공정을 사용하여 형성된 라인/공간 패턴과 관련하여 흔히 발생하는 파쇄 라인 결함 및 마이크로 브리지 결함의 예시적인 실시형태를 제공한다.
도 3a 내지 도 3f는 통상적인 EUV 패터닝 공정에서 발생하는 마이크로 브리지 결함과 같은 결함을 감소시키거나 제거하며, 추가로 개선된 라인 평활화 처리가 적용될 수 있게 하는, 역 EUV 패터닝 공정의 예시적인 실시형태를 제공한다.
도 4a 및 도 4b는 통상적인 EUV 패터닝으로부터 발생하는 마이크로 브리지 결함이 개시된 실시형태의 역 EUV 패터닝에 의해 감소되거나 제거되는 것을 나타내는 예시적인 실시형태를 제공한다.
도 5는 본원에 설명된 바와 같이, 마이크로 전자 소재에 역 EUV 패터닝 공정을 적용하기 위한 예시적인 실시형태의 공정 흐름도이다.
도 1a 및 도 1b(종래기술)는 통상적인 EUV 패터닝으로 인해 비롯되는 결함 및 라인 거칠기가 문제인 통상적인 EUV 패터닝 공정의 예시적인 실시형태를 제공한다.
도 2a 및 도 2b(종래기술)는 도 1a 및 도 1b(종래기술)의 EUV 패터닝 공정을 사용하여 형성된 라인/공간 패턴과 관련하여 흔히 발생하는 파쇄 라인 결함 및 마이크로 브리지 결함의 예시적인 실시형태를 제공한다.
도 3a 내지 도 3f는 통상적인 EUV 패터닝 공정에서 발생하는 마이크로 브리지 결함과 같은 결함을 감소시키거나 제거하며, 추가로 개선된 라인 평활화 처리가 적용될 수 있게 하는, 역 EUV 패터닝 공정의 예시적인 실시형태를 제공한다.
도 4a 및 도 4b는 통상적인 EUV 패터닝으로부터 발생하는 마이크로 브리지 결함이 개시된 실시형태의 역 EUV 패터닝에 의해 감소되거나 제거되는 것을 나타내는 예시적인 실시형태를 제공한다.
도 5는 본원에 설명된 바와 같이, 마이크로 전자 소재에 역 EUV 패터닝 공정을 적용하기 위한 예시적인 실시형태의 공정 흐름도이다.
역 EUV 패터닝 공정을 통해 마이크로 전자 소재를 처리하기 위한 방법이 개시된다. 본원에 설명된 실시형태는, 통상적인 EUV 패터닝 공정을 통해 겪는 결함을 감소시키거나 제거하기 위한 역 패터닝 기술을 적용한다. 아래에 보다 상세히 설명되는 바와 같이, 개시된 실시형태의 역 패터닝 기술은, 통상적인 EUV 패터닝 공정에 비하여, 추가적인 공정 단계를 포함한다. 예를 들어, 추가적인 공정 단계는, 오버코팅 공정, 에칭 백 또는 평탄화 공정, 및 패턴 제거 공정을 포함할 수 있다. 또한, 추가적인 예시적인 실시형태는, 패턴 거칠기를 감소시키고 타겟 레벨의 라인 거칠기를 달성하기 위해, 라인 평활화 처리와 역 패터닝 기술을 조합한다. 이러한 추가적인 실시형태는, 하부 층으로의 패턴 전사 전에, 추가적인 패턴 평활화 처리를 적용한다. 이러한 추가적인 기술을 사용함으로써, 마이크로 브리지 결함 및/또는 다른 결함을 감소시키거나 제거하는 것과 더불어, 라인 패턴 거칠기가 현저하게 개선될 수 있다. 예를 들어, EUV 패터닝 후에 패턴 라인 사이에 남겨진 재료 브리지가 역 패터닝에 의해 커버되어 효과적으로 제거되므로, 더 적은 결함 수를 야기한다. 본원에서 설명된 공정 기술을 여전히 이용하면서, 다른 장점 및 구현예도 달성될 수 있다.
도 3a는 도 1a(종래기술)와 유사하며, EUV 패터닝 공정을 사용하여 다층 구조물 위에 패터닝된 층(310)을 형성한 후의 단면도(305) 및 관련 평면도(315)를 포함하는 예시적인 실시형태(100)이다. 패터닝된 층(310)을 형성하기 위해 EUV 리소그래피가 사용될 수 있다. 예를 들어, EUV 포토레지스트 층이 형성된 다음, EUV 광을 사용하는 패턴에 노출될 수 있다. 그 다음, EUV 포토레지스트 층의 노출되지 않은 부분은, 예를 들어, 하나 이상의 포토레지스트 에칭 공정을 사용하여, 패터닝된 층(310)을 형성하도록 제거될 수 있다. 단면도(305)에 도시된 바와 같이, 다층 구조물은, 하드마스크 층(304), 보호용 층(306), 및 하부 층(302) 위에 형성된 반사 방지 코팅(ARC) 층(308)을 포함한다. 추가적인 및/또는 상이한 층도 사용될 수 있음을 유의한다. 하부 층(302)은, 반도체 기판 및/또는 다른 기판 재료 또는 재료의 조합물과 같은, 마이크로 전자 소재를 위한 기판일 수 있다. 하드마스크 층(304)은 SiN 및/또는 다른 하드마스크 재료 또는 재료의 조합물일 수 있다. 보호용 층(306)은, 비정질 탄소의 스핀-온-카본(SOC) 층, 평탄화 층(예를 들어, 유기 평탄화 층), 및/또는 다른 평탄화 또는 보호용 재료 또는 재료의 조합물일 수 있다. ARC 층(308)은, 실리콘계 스핀-온-글라스(SOG) 층, 및/또는 다른 ARC 재료 또는 재료의 조합물일 수 있다. 패터닝된 층(310)은, EUV 리소그래피에 사용하기 위해 적합한 하나 이상의 포토레지스트 재료 또는 포토레지스트 재료의 조합물일 수 있다. 예를 들어, 패터닝된 층(310)을 위한 EUV 포토레지스트 재료는, SiOx, SiN, SiC, 비정질 실리콘(a-Si), 금속 산화물, 금속 질화물, 및/또는 다른 적합한 재료를 포함하지만 이에 제한되지 않는, 화학적 증폭 레지스트(CAR) 재료 또는 비-CAR 재료일 수 있다. 평면도(315)에 도시된 바와 같이, 패터닝된 층(310)에 의해 형성된 패턴은, 라인 및 인접한 공간을 포함한다. 하부 ARC 층(308)은 평면도(315)에서 공간을 통해 보인다. 또한 평면도(315)에 도시된 바와 같이, 라인의 에지는 EUV 패터닝 공정의 결과로 높은 레벨의 거칠기를 갖는다.
도 3b는 코팅 층(312)을 형성하기 위해 오버코팅 공정이 수행된 후의 단면도(322) 및 관련 평면도(325)를 포함하는 예시적인 실시형태(320)이다. 평면도(325)에 도시된 바와 같이, 코팅 층(312)은 패터닝된 층(310)에 의해 형성된 패턴을 커버한다. 이러한 코팅 층(312)을 위해 사용된 재료는, 패터닝된 층(310)을 위해 사용된 재료와 상이한 재료이다. 그러나, 코팅 층(312)을 위한 재료는, 다층 구조물의 상부 층인 ARC 층(308)을 위해 사용된 재료와 동일하거나 상이한 재료일 수 있다. 코팅 층(312)은, 예를 들어, SiOx, SiN, SiC, 비정질 실리콘(a-Si), 금속 산화물, 금속 질화물, 및/또는 다른 적합한 재료일 수 있다. 전술한 바와 같이, 코팅 층(312)은, 패터닝된 층(310)과 상이한 재료이다. 또한, 예를 들어, 스핀-온 코팅 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증착 공정, 및/또는 다른 증착 공정 또는 공정의 조합을 포함하는, 하나 이상의 층 형성 공정을 사용하여, 코팅 층(312)이 형성될 수 있음을 유의한다.
도 3c는 패터닝된 층(310)을 노출시키기 위해 층 제거 공정이 수행된 후의 단면도(332) 및 관련 평면도(335)를 포함하는 예시적인 실시형태(330)이다. 예를 들어, 층 제거 공정은, 패터닝된 층(310)의 높이와 동일하거나 패터닝된 층(310)의 높이 아래의 높이로 코팅 층(312)을 남긴다. 평면도(335)에 도시된 바와 같이, EUV 패터닝 공정에 기초하여, 패터닝된 층(310)에 의해 형성된 패턴은, 층 제거 공정에 의해 노출된다. 층 제거 공정은, 예를 들어, 코팅 층(312)을 에칭 백하는 하나 이상의 에칭 공정(예를 들어, 플라즈마 에칭 공정), 패터닝된 층(310)과 함께 코팅 층(312)을 평탄화하는 하나 이상의 평탄화 공정, 및/또는 하나 이상의 다른 공정 또는 공정의 조합일 수 있다.
도 3d는 패터닝된 층(310)을 제거하여 패터닝된 층(310) 사이의 원래의 공간 위치에 코팅 층(312)을 남기기 위해, 하나 이상의 에칭 공정이 수행된 후의 단면도(342) 및 관련 평면도(345)를 포함하는 예시적인 실시형태(340)이다. 따라서, 코팅 층(312)의 잔여 부분은, 패터닝된 층(310)에 의해 형성된 패턴에 대한 역 패턴을 형성한다. 에칭 공정은 예를 들어, 하나 이상의 플라즈마 에칭 공정 단계로서 구현될 수 있지만, 다른 에칭 공정 또는 에칭 공정의 조합도 사용될 수 있다. 평면도(345)에 도시된 바와 같이, 코팅 층(312)의 잔여 부분은, 패터닝된 층(310) 내의 원래의 공간 위치에 라인을 형성하며, 패터닝된 층(110)에 의해 형성된 원래의 라인은, 이제 코팅 층(312)에 의해 형성된 라인에 인접한 공간이다. 따라서, 원래의 패턴에 대한 역 패턴이 코팅 층(312)의 잔여 부분에 의해 형성된다. 부분적으로, 이러한 역 패터닝은, 아래의 도 4a 및 도 4b와 관련하여 보다 상세히 설명되는 바와 같이, 마이크로 브리지 결함을 감소시키거나 제거한다. 그러나, 평면도(415)에 도시된 바와 같이, 라인의 에지는 여전히 높은 레벨의 거칠기를 가질 수 있다. 또한, 하부 ARC 층(108)은 역 패턴에서 공간을 통해 보인다는 점을 유의한다.
도 3e는 패터닝된 코팅 층(312)에 의해 형성된 라인의 측벽(352)을 위한 타겟 레벨의 라인 거칠기를 달성하기 위해 및/또는 라인 거칠기를 감소시키기 위해, 하나 이상의 라인 평활화 처리가 수행된 후의 단면도(354) 및 관련 평면도(355)를 포함하는 예시적인 실시형태(350)이다. 평면도(355)에 도시된 바와 같이, 코팅 층(312)의 역 패턴에 의해 형성된 라인의 측벽(352)은, 도 3d의 평면도(345)에 도시된 라인에 비하여 현저하게 더 평활하다. 코팅 층(312)을 위해 사용된 재료는, 원래의 패터닝된 층(310)을 위한 이용 가능한 기술에 비하여, 개선된 라인 평활화 처리가 적용될 수 있게 하도록 선택될 수 있음을 유의한다. 예를 들어, 패터닝된 라인의 거칠기를 감소시키기 위해, 선택적 에칭 또는 처리가 코팅 층(312)에 적용될 수 있다. 라인 평활화 처리는, 예를 들어, 하나 이상의 플라즈마 에칭 공정, 습식 에칭 공정, 증착 공정, 및/또는 다른 공정 또는 공정의 조합일 수 있다. 추가적인 실시예로서, 원래의 패터닝된 층(310)을 위한 재료에 비하여, 더 높은 에칭 저항을 갖는 재료가 코팅 층(312)을 위해 사용될 수 있다. 더 높은 에칭 저항에 따라, 개선된 라인 평활화 처리를 사용할 수 있다. 다른 변형예도 구현될 수 있다.
도 3f는 도 3e의 코팅 층(312)의 역 패턴이 하나 이상의 에칭 공정을 사용하여 하부 층에 전사된 후의 단면도(362) 및 관련 평면도(365)를 포함하는 예시적인 실시형태(360)이다. 에칭 공정은 예를 들어, 하나 이상의 플라즈마 에칭 공정 단계로서 구현될 수 있지만, 다른 에칭 공정 또는 공정의 조합도 사용될 수 있다. 단면도(362)에 도시된 바와 같이, 역 패턴은 하드마스크 층(304)에 전사되었다. 평면도(365)에 도시된 바와 같이, 이제 하드마스크 층(304)은, 도 3d에 도시된 역 패터닝에 의해 형성된 라인/공간 패턴과 매칭되도록 패터닝된다. 하부 층(302)도 평면도(365)에서 보인다. 또한, 도 3e에서 달성된 개선된 라인 거칠기는 도 3f의 패턴 전사에 이어졌다.
도 4a 및 도 4b는 통상적인 EUV 패터닝으로부터 발생하는 마이크로 브리지 결함이 개시된 실시형태의 역 EUV 패터닝에 의해 감소되거나 제거되는 것을 나타내는 예시적인 실시형태를 제공한다.
도 4a는 재료 브리지(402)가 EUV 패터닝 결함을 나타내는 단면도(405) 및 관련 평면도(415)를 포함하는 예시적인 실시형태(400)이다. 단면도(405)에 도시된 바와 같이, 재료 브리지(402)는, 패터닝된 층(310)에 의해 형성된 인접한 라인보다 더 낮은 높이를 갖는다. 평면도(415)에 도시된 바와 같이, 이러한 재료 브리지(402)는 패터닝된 층(310) 내의 2개의 인접한 라인 사이로 연장된다. 이전의 솔루션에서, 이러한 브리징 결함은, 패턴 전사 동안 하부 층에 전사되어 마이크로 브리지 결함을 유발하였다. 그러나, 개시된 실시형태의 역 패터닝을 통해, 이러한 마이크로 브리지 결함은 제거된다. 예를 들어, 재료 브리지(402)가 EUV 패터닝된 층(310)의 인접한 라인보다 더 낮은 높이를 갖는다고 가정하면, 도 3b의 코팅 층(312)의 형성 후에, 재료 브리지(402)가 커버될 것이다.
도 4b는 역 패터닝이 원래의 패터닝된 층(310)을 제거하고 코팅 층(312)에 역 패턴을 남긴 후의 단면도(422) 및 관련 평면도(425)를 포함하는 예시적인 실시형태(420)이다. 단면도(422)에 도시된 바와 같이, 재료 브리지(402)는 패터닝된 코팅 층(312)에 의해 여전히 커버된다. 평면도(425)에 도시된 바와 같이, 재료 브리지(402)는 보이지 않으며, 패터닝된 코팅 층(312)에 의해 효과적으로 제거되었다. 도 3f에 도시된 바와 같이, 역 패턴이 하부 층 내로 후속적으로 전사된 경우, 재료 브리지(402)는 이미 효과적으로 제거되었고, 통상적인 EUV 패터닝을 사용하는 이전의 솔루션에서 유발되었을 마이크로 브리지 결함을 유발하지 않는다.
도 5는 마이크로 전자 소재를 처리하기 위해 역 EUV 패터닝을 적용하기 위한 예시적인 실시형태의 공정 흐름도(500)이다. 블록(502)에서, 극자외선(EUV) 패터닝 공정을 사용하여, 패터닝된 층이 다층 구조물 위에 형성된다. 블록(504)에서, 패터닝된 층 위에 코팅 층이 형성된다. 블록(506)에서, 코팅 층의 일부분이 제거되어 패터닝된 층을 노출시키며, 코팅 층의 잔여 부분은, 패터닝된 층의 패턴에 대한 역 패턴을 갖는다. 블록(508)에서, 패터닝된 층을 제거하여 역 패턴의 코팅 층을 남기기 위해, 하나 이상의 에칭 공정이 수행된다. 블록(510)에서, 역 패턴은 다층 구조물 내의 적어도 하나의 하부 층에 전사된다. 본원에 설명된 기술을 여전히 이용하면서, 추가적인 또는 상이한 공정 단계도 사용될 수 있음을 유의한다.
본원에서 설명된 재료 층을 형성하기 위해 하나 이상의 증착 공정이 사용될 수 있음을 유의한다. 예를 들어, 하나 이상의 증착은 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 및/또는 다른 증착 공정을 사용하여 구현될 수 있다. 플라즈마 증착 공정의 경우, 다양한 압력, 전력, 유량 및 온도 조건에서 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와 조합하여, 탄화수소, 불화탄소, 또는 질소 함유 탄화수소를 포함하지만 이에 제한되지 않는 전구체 가스 혼합물이 사용될 수 있다. PR 층에 대한 리소그래피 공정은 광학 리소그래피, 극자외선(EUV) 리소그래피, 및/또는 다른 리소그래피 공정을 사용하여 구현될 수 있다. 에칭 공정은 플라즈마 에칭 공정, 방전 에칭 공정, 및/또는 다른 원하는 에칭 공정을 사용하여 구현될 수 있다. 예를 들어, 플라즈마 에칭 공정은 불화탄소, 산소, 질소, 수소, 아르곤, 및/또는 다른 가스를 포함하는 플라즈마를 사용하여 구현될 수 있다. 또한, 비아 형성 동안 비아에 대한 임계 치수(CD) 목표 파라미터가 달성되도록 보장하기 위해, 공정 단계를 위한 작동 변수가 제어될 수 있다. 작동 변수는 예를 들어, 챔버 온도, 챔버 압력, 가스의 유량, 플라즈마의 발생 시에 전극 조립체에 인가되는 주파수 및/또는 전력, 및/또는 공정 단계를 위한 다른 작동 변수를 포함할 수 있다. 본원에서 설명된 기술을 여전히 이용하면서, 변형예도 구현될 수 있다.
본 명세서 전반에 걸쳐서 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 관련하여 설명된 구체적인 특징, 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함됨을 의미하지만, 이들이 모든 실시형태에 존재한다는 것을 의미하지 않음을 유의한다. 따라서, 본 명세서 전반에 걸친 다양한 곳에서 "일 실시형태에서" 또는 "실시형태에서"라는 문구의 출현은 반드시 본 발명의 동일한 실시형태를 지칭하는 것은 아니다. 또한, 구체적인 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적합한 방식으로 조합될 수 있다. 다양한 추가적인 층 및/또는 구조물이 다른 실시형태에 포함될 수 있거나/포함될 수 있고, 설명된 특징이 다른 실시형태에서 생략될 수 있다.
본원에 사용된 바와 같은 "마이크로 전자 소재"는 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 마이크로 전자 소재는 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 기판과 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 위에 있거나 위에 놓이는 층일 수 있다. 따라서, 소재는, 패터닝된 또는 패터닝되지 않은 임의의 특정 베이스 구조물, 하부층 또는 상부층으로 제한되는 것으로 의도되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다. 아래의 설명은 특정 유형의 기판을 언급할 수 있지만, 이는 단지 예시적인 목적을 위한 것이며 제한 사항이 아니다.
본원에 사용된 바와 같은 "기판"이라는 용어는 재료가 그 위에 형성된 기재 또는 구조물을 의미하고 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층, 그 안에 상이한 구조물 또는 상이한 재료의 영역을 갖는 층 또는 층들 등을 포함할 수 있음을 이해할 것이다. 이러한 재료는 반도체, 절연체, 전도체, 또는 이들의 조합물을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 하나 이상의 층, 구조물 또는 영역이 그 위에 형성된 반도체 기판 또는 금속 전극일 수 있다. 기판은 통상적인 실리콘 기판, 또는 반도체 재료의 층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용된 바와 같은 "벌크 기판"이라는 용어는 실리콘 웨이퍼 뿐만 아니라, 실리콘-온-글라스(“SOG”) 기판 및 실리콘-온-사파이어("SOS") 기판과 같은, 실리콘-온-절연체("SOI") 기판, 베이스 반도체 토대 상의 실리콘의 에피택셜 층, 그리고 실리콘-게르마늄, 게르마늄, 갈륨 비소, 질화 갈륨, 및 인화 인듐과 같은 다른 반도체 또는 광전자 재료를 의미하고 포함한다. 기판은 도핑될 수 있거나 도핑되지 않을 수 있다.
마이크로 전자 소재를 처리하기 위한 시스템 및 방법은 다양한 실시형태로 설명된다. 관련 기술 분야의 당업자는 다양한 실시형태가 하나 이상의 구체적인 세부 사항 없이 실시될 수 있거나, 다른 대체 및/또는 추가적인 방법, 재료, 또는 구성 요소와 함께 실시될 수 있음을 인식할 것이다. 다른 경우에, 잘 알려진 구조, 재료, 또는 작업은 본 발명의 다양한 실시형태의 양태를 불명료하게 하는 것을 방지하기 위해 상세히 도시되거나 설명되지 않는다. 유사하게, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술된다. 그럼에도 불구하고, 본 발명은 구체적인 세부 사항 없이 실시될 수 있다. 또한, 도면에 도시된 다양한 실시형태는 예시적인 표현이며, 반드시 일정한 비율로 도시된 것은 아니라는 점을 이해한다.
설명된 시스템 및 방법의 추가적인 변형예 및 대안적인 실시형태는 본 설명을 고려하는 당업자에게 명백할 것이다. 따라서, 설명된 시스템 및 방법은 이러한 예시적인 방식으로 제한되지 않음을 인식할 것이다. 본원에서 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시형태로 간주되어야 함을 이해해야 한다. 구현예에서 다양한 변경이 이루어질 수 있다. 따라서, 본 발명은 구체적인 실시형태를 참조하여 본원에 설명되지만, 본 발명의 범위를 벗어나지 않고 다양한 변형 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 하며, 이러한 변형은 본 발명의 범위 내에 포함되는 것으로 의도된다. 또한, 구체적인 실시형태와 관련하여 본원에서 설명된 문제에 대한 임의의 이점, 장점, 또는 솔루션은, 임의의 또는 모든 청구항의 중요한, 필요한 또는 필수적인 특징 또는 요소로 해석되도록 의도되지 않는다.
Claims (20)
- 마이크로 전자 소재의 극자외선 공정을 위한 방법으로서,
극자외선(EUV) 패터닝 공정을 사용하여, 다층 구조물 위에 패터닝된 층을 형성하는 단계;
상기 패터닝된 층 위에 코팅 층을 형성하는 단계로서, 상기 코팅 층은 상기 패터닝된 층과 상이한 재료인, 단계;
상기 패터닝된 층을 노출시키도록 상기 코팅 층의 일부분을 제거하는 단계로서, 상기 코팅 층의 잔여 부분은, 상기 패터닝된 층의 패턴에 대한 역 패턴을 갖는, 단계;
상기 패터닝된 층을 제거하여 상기 역 패턴의 상기 코팅 층을 남기기 위해, 하나 이상의 에칭 공정을 수행하는 단계; 및
상기 다층 구조물 내의 적어도 하나의 하부 층에 상기 역 패턴을 전사하는 단계를 포함하는,
마이크로 전자 소재의 극자외선 공정을 위한 방법. - 제1항에 있어서,
상기 EUV 패터닝 공정은, EUV 포토레지스트 층을 형성하는 단계, 및 EUV 광을 사용하는 패턴에 상기 포토레지스트 층을 노출시키는 단계를 포함하는, 방법. - 제2항에 있어서,
상기 EUV 포토레지스트 층은, 화학적 증폭 레지스트(CAR) 재료 또는 비-CAR 재료를 포함하는, 방법. - 제2항에 있어서,
상기 EUV 광은 10 내지 15 나노미터의 파장을 갖는, 방법. - 제1항에 있어서,
상기 코팅 층은, SiOx, SiN, SiC, 비정질 실리콘, 금속 산화물, 또는 금속 질화물 중 적어도 하나를 포함하는, 방법. - 제1항에 있어서,
상기 코팅 층은, 상기 다층 구조물의 상부 층과 동일한 재료를 포함하는, 방법. - 제6항에 있어서,
상기 코팅 층 및 상기 상부 층은, 반사 방지 코팅(ARC) 재료를 포함하는, 방법. - 제1항에 있어서,
상기 제거하는 단계는, 에칭 백 공정 또는 평탄화 공정 중 적어도 하나를 수행하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제거하는 단계는, 상기 패터닝된 층의 높이와 동일하거나 상기 패터닝된 층의 높이 아래의 높이로 상기 코팅 층의 상기 잔여 부분을 남기는, 방법. - 제1항에 있어서,
상기 패턴 및 상기 역 패턴은 라인 및 공간을 포함하는, 방법. - 제10항에 있어서,
상기 코팅 층은, 상기 패터닝된 층의 상기 패턴의 인접한 라인 사이에 형성된 하나 이상의 브리지를 커버하는, 방법. - 제11항에 있어서,
상기 브리지는, 상기 패터닝된 층이 제거된 후에, 상기 코팅 층에 의해 계속 커버되는, 방법. - 제10항에 있어서,
상기 패터닝된 층이 제거된 후에, 하나 이상의 라인 평활화 처리를 수행하는 단계를 더 포함하는, 방법. - 제13항에 있어서,
상기 하나 이상의 라인 평활화 처리를 사용하여, 타겟 레벨의 라인 거칠기가 달성되는, 방법. - 제13항에 있어서,
상기 하나 이상의 라인 평활화 처리는, 하나 이상의 플라즈마 에칭 공정, 습식 에칭 공정, 증착 공정, 또는 이러한 공정의 조합을 포함하는, 방법. - 제1항에 있어서,
상기 패터닝된 층을 제거하기 위한 상기 하나 이상의 에칭 공정은, 하나 이상의 플라즈마 에칭 공정을 포함하는, 방법. - 제1항에 있어서,
상기 코팅 층의 형성은, 하나 이상의 스핀-온 코팅 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증착 공정, 또는 다른 증착 공정을 포함하는, 방법. - 제1항에 있어서,
상기 다층 구조물은, 상기 마이크로 전자 소재를 위한 기판 위에 형성된 하드마스크 층을 포함하는, 방법. - 제18항에 있어서,
상기 역 패턴은 상기 하드마스크 층에 전사되는, 방법. - 제1항에 있어서,
상기 다층 구조물은, 반사 방지 코팅(ARC) 층, 보호용 층, 및 상기 마이크로 전자 소재를 위한 기판 위에 형성된 하드마스크 층을 포함하는, 방법.
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