CN107527799A - 一种图案化方法 - Google Patents
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Abstract
本申请实施例公开了一种图案化方法,该方法在第一对硬掩模层进行刻蚀,形成图案化的第一硬掩模层后,采用腐蚀性酸液清洗该图案化的第一硬掩模层。如此,就可以将第一硬掩模层刻蚀过程中产生的副产物从图案化后的第一硬掩模层表面清洗掉,该清洗掉刻蚀副产物的第一硬掩模层表面有利于后续待刻蚀材料层的沉积,从而能够在图案化后的第一硬掩模层的侧壁上形成台阶覆盖率较好的侧墙,使得侧墙顶部厚度与底部厚度相当,使得侧墙联线横截面面积均匀,而且去除掉与侧墙接触的无定型碳硬掩模层之后,侧墙也不很难倾斜,因此当以该侧墙为掩蔽时,最终能够在待刻蚀材料层形成质量较好的图形,从而有利于提高产品的良率。
Description
技术领域
本申请涉及半导体制造工艺技术领域,尤其涉及一种图案化方法。
背景技术
在半导体器件制造过程中,需要在待刻蚀材料层上形成各种需要的图形,这些图形的形成需要通过刻蚀工艺实现。因此,刻蚀工艺是半导体制造中的重要工艺,其工艺流程如下:在待刻蚀材料层上形成图案化掩模板,然后以该图案化掩模板为掩蔽,将掩膜版上的图案转移到待刻蚀材料层上。
随着特征尺寸的不断减小,尤其是进入20nm及以下工艺时,光刻工艺中由于波长极限的存在,使得刻蚀工艺遇到瓶颈,无法提供更小尺寸的沟槽的刻蚀。
目前,业内提出了自对准双图案化方法,该方法通过两次曝光来达到更小关键尺寸CD制程。该方法的具体过程如下:在待刻蚀材料层上形成无定型碳(amorphous carbon,α-C)硬掩模层。在对无定型碳硬掩模层进行图案化后,淀积另一掩模层,然后对该另一掩模层进行刻蚀,从而在图案化后的无定型碳的侧壁形成侧墙,最终以该侧墙图案作为掩蔽,将侧墙图案转移到待刻蚀材料层上。
在淀积另一掩模层时,形成于图案化后的无定型碳硬掩模层侧壁的侧墙的台阶覆盖率(step coverage)对形成的图案质量具有重要影响,然而,现有的图案化方法中,该侧墙的台阶覆盖率较差,在图案化的无定型碳硬掩模层上沉积另一掩模层后对应的TEM图像如图1所示。从图1中可以看出,形成无定型硬掩模层10正上方的掩模层11的厚度为16.19nm,形成的侧墙的的顶部厚度为18.35nm,靠近侧墙中间位置的厚度为15.85nm,而底部厚度仅有13.32nm。有这些数据可知,形成的侧墙顶部厚度较底部厚度厚,侧墙联线横截面积不均匀,而且由于侧墙顶部厚度比侧墙底部厚度厚,当侧墙之间的无定型碳硬掩模层去除后,在重力的作用下,侧墙容易倾斜歪倒。如此,导致最终转移到待刻蚀材料层的图形质量较差,进而导致产品的良率较低。
发明内容
有鉴于此,本申请提供了一种图案化方法,以提高侧墙的台阶覆盖率,进而提高最终转移到待刻蚀材料层的图形质量以及产品良率。
为了解决上述技术问题,本申请采用了如下技术方案:
一种图案化方法,包括:
提供衬底,所述衬底上形成有待刻蚀材料层;
在所述待刻蚀材料层上形成第一硬掩模层,所述第一硬掩模层的材料为无定型碳;
对所述第一硬掩模层进行刻蚀,形成图案化的第一硬掩模层;
采用腐蚀性酸液清洗所述图案化的第一硬掩模层;
沉积第二掩模层;
以所述图案化后的第一硬掩模层为刻蚀停止层,刻蚀第二掩模层,以在所述图案化的第一硬掩模层的侧壁形成侧墙;
以所述侧墙作为掩蔽,刻蚀所述图案化的第一硬掩模层。
可选地,所述腐蚀性酸液为硫酸、双氧水以及去离子水的混合溶液。
可选地,所述混合溶液中的硫酸与双氧水的体积比在2:1~4:1之间。
可选地,所述混合溶液中还包括氢氟酸。
可选地,所述氢氟酸在混合溶液中的含量在300~1000ppm之间。
可选地,所述腐蚀性酸液为稀释的氢氟酸。
可选地,所述采用腐蚀性酸液清洗所述图案化的第一硬掩模层的清洗处理条件具体为:
温度为室温,清洗时间为80~120秒。
可选地,形成第一硬掩模层之后,对第一硬掩模层进行刻蚀之前,还包括:
在所述第一硬掩模层之上形成减反射层。
可选地,所述第二掩模层的材料为氧化硅或氮化硅。
可选地,所述以所述侧墙作为掩蔽,刻蚀所述第一硬掩模层之后,还包括:
以所述侧墙作为掩蔽,刻蚀所述待刻蚀材料层。
相较于现有技术,本申请具有以下有益效果:
通过以上技术方案可知,本申请提供的图案化方法在第一对硬掩模层进行刻蚀,形成图案化的第一硬掩模层后,采用腐蚀性酸液清洗该图案化的第一硬掩模层。如此,就可以将第一硬掩模层刻蚀过程中产生的副产物从图案化后的第一硬掩模层表面清洗掉,该清洗掉刻蚀副产物的第一硬掩模层表面有利于后续待刻蚀材料层的沉积,从而能够在图案化后的第一硬掩模层的侧壁上形成台阶覆盖率较好的侧墙,使得侧墙顶部厚度与底部厚度相当,使得侧墙联线横截面面积均匀,而且去除掉与侧墙接触的无定型碳硬掩模层之后,侧墙也不很难倾斜,因此当以该侧墙为掩蔽时,最终能够在待刻蚀材料层形成质量较好的图形,从而有利于提高产品的良率。
附图说明
为了清楚地理解本申请的具体实施方式,下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地,这些附图仅是本申请的部分实施例。
图1是现有技术中在图案化的无定型碳硬掩模层上沉积另一掩模层后对应的TEM图像;
图2是刻蚀后的无定型碳硬掩模层的TEM图像;
图3是本申请实施例提供的图案化方法流程示意图;
图4A至图4H为本申请实施例提供的图案化方法一系列制程对应的剖面结构示意图;
图5是本申请实施例提供的清洗后的图案化的第一掩模层43’的TEM图像;
图6是本申请实施例提供的图案化方法中沉积第二掩模层46后的TEM图像。
附图标记:
10:无定型硬掩模层,11:掩模层;
20:无定型硬掩模层,21:薄膜;
41:衬底,42:待刻蚀材料层,44:减反射层,45:薄膜,46:第二掩模层,47:侧墙。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂,下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请,但是本申请还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本申请内涵的情况下做类似推广,因此本申请不受下面公开的具体实施例的限制。
其次,本申请结合示意图进行详细描述,在详述本申请实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本申请保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本申请发明人为了研究出导致形成于图案化后的无定型碳侧壁的侧墙台阶覆盖率较差的原因,对刻蚀后的无定型碳硬掩模层((该无定型碳硬掩模层一般采用旋涂spining coating的方法形成,英文缩写为SOC))做了切片电镜实验。图2为刻蚀后的无定型碳硬掩模层的TEM图像。从图2中可以看出,刻蚀后的无定型碳硬掩模层20的外围包裹一层薄膜21。且该薄膜21的厚度分布不均匀,其在靠近无定型碳硬掩模层顶部的厚度为3.2nm,在靠近无定型碳硬掩模层底部的厚度为1.2nm。发明人分析了无定型碳的刻蚀原理,该无定型碳在刻蚀等离子体例如氧气等离子体的作用下,发生化学反应,会生成含有碳、硅、氧的聚合物,该聚合物会沉积在未刻蚀的无定型碳表面,从而在刻蚀后的无定型碳硬掩模层表面形成一层薄膜。需要说明,生成的含有碳、硅、氧的聚合物一般为有机物,也有可能为无机物。
因该聚合物薄膜包裹在无定型碳硬掩模层表面,导致后续侧墙的台阶覆盖率变差,从而形成质量不好的图形。
基于此,为了提高侧墙的台阶覆盖率,本申请实施例在对第一硬掩模层进行刻蚀,形成图案化的第一硬掩模层之后,在沉积第二硬掩模层之前,采用腐蚀性酸液清洗该图案化的第一硬掩模层。该腐蚀性酸液能够清洗掉副产物聚合物,从而将包裹在图案化的第一硬掩模层外围的薄膜去除掉。然后沉积第二掩模层,然后通过刻蚀从而在去除掉刻蚀副产物聚合物薄膜的图案化的第一硬掩模层的侧壁上形成侧墙,即可得到台阶覆盖率较高的侧墙,使得侧墙顶部厚度与底部厚度相当,如此,提高转移到待刻蚀材料层的图形质量,进而提高产品良率。
下面结合附图对本申请实施例提供的图案化方法进行详细描述。
请参阅图3至图4F。图3是本申请实施例提供的图案化方法流程示意图。图4A至图4H为本申请实施例提供的图案化方法一系列制程对应的剖面结构示意图。
如图3所示,该图案化方法包括以下步骤:
S301:提供衬底41,所述衬底41上形成有待刻蚀材料层42。
如图4A所示,衬底41上形成有待刻蚀的待刻蚀材料层42。在本申请实施例中,待刻蚀材料层42可以为3D NAND存储器件的第二金属互连层。
在本发明实施例中,衬底41为半导体衬底,例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,Germanium On Insulator)等。在其他实施例中,所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底,例如GaAs、InP或SiC等,还可以为叠层结构,例如Si/SiGe等,还可以其他外延结构,例如SGOI(绝缘体上锗硅)等。在该具体的实施例中,所述衬底41为体硅衬底。
作为本申请的一示例,待刻蚀材料层42可以为为3D NAND存储器件的第二金属互连层。
S302:在待刻蚀材料层42上形成第一硬掩模层43和减反射层44,所述硬掩模层43的材料为无定型碳。
作为示例,可以采用旋涂法(spining coating)在待刻蚀材料层32上旋涂无定型碳,从而在待刻蚀材料层42上形成第一硬掩模层43。
另外,在形成第一硬掩模层43之后,还可以在第一硬掩模层43之上形成一层减反射层44,以减少光反射,该减反射层44的材料可以为氮氧化硅(SiON)。
该步骤执行完对应的剖面结构示意图如图4B所示。
S303:对第一硬掩模层43和减反射层44进行刻蚀,形成图案化的第一硬掩模层43’,图案化的第一硬掩模层43’外围包裹有一层薄膜45。
根据形成在待刻蚀材料层42上的预期图案,采用干法刻蚀工艺例如反应等离子体刻蚀工艺对第一硬掩模层43和减反射层44进行刻蚀,形成图案化的第一硬掩模层43’。在刻蚀第一硬掩模层43和减反射层44的过程中,反应气体采用氧气,反应气体与无定型碳发生反应生成主产物CO2,同时生成一些含有C、O和Si的刻蚀副产物。
刻蚀主产物CO2会随气流排出到刻蚀系统外,该含有C、O和Si的刻蚀副产物则会粘附在刻蚀后的第一硬掩模层43’上,从而在刻蚀后的第一硬掩模层43’的外围包裹有一层薄膜45。
该步骤执行完对应的剖面结构示意图如图4C所示。刻蚀后第一硬掩模层43的TEM图像如图2所示。
S304:采用腐蚀性酸液清洗第一图案化的硬掩模层43’,以去除包裹在图案化后的第一硬掩模层43’外围的薄膜45。
包裹在图案化后的第一硬掩模层43’外围的薄膜45不利于后续第二硬掩模层的沉积。在沉积第二硬掩模层之前,需要将其去除。
根据薄膜45的成分,本申请实施例采用腐蚀性酸液清洗第一图案化后的硬掩模层43’,从而去除包裹在图案化后的第一硬掩模层43’外围的薄膜45。
作为本申请的一实施例,腐蚀性酸液可以为硫酸、双氧水以及去离子水的混合溶液(即DSP溶液)。该混合溶液中的硫酸与双氧水的体积比在2:1~4:1之间。作为示例,DSP溶液的组分比可以如下:H2SO4:H2O2:DI water=8:4:88。另外,为了增强腐蚀性,在DSP溶液中还可以含有商量的氢氟酸HF。作为示例,DSP溶液中氢氟酸HF的含量在300~1000ppm之间。作为示例,HF含量可以为600ppm。
作为本申请的另一实施例,腐蚀性酸液也可以采用稀释的HF。
作为示例,采用腐蚀性酸液清洗图案化的第一硬掩模层43’的清洗处理条件可以为:温度为室温,清洗时间为80-120秒。为了提高生产效率,清洗时间要尽可能短。作为示例,清洗时间可以为100秒。
该步骤执行完对应的剖面结构示意图如图4D所示。此外,本申请还提供了清洗后的图案化的第一掩模层43’的TEM图像,该TEM图像如图5所示。
S305:沉积第二掩模层46。
采用化学气相沉积方法或者原子层沉积方法沉积第二掩模层46。该第二掩模层46覆盖整个衬底表面以及图案化的第一硬掩模层43’的侧壁。作为示例,第二掩模层的材料可以为氧化硅或氮化硅,因此,第二掩模层46也为硬掩模层。该步骤执行完对应的剖面结构示意图如图4E所示。
为了验证清洗后的图案化的第一硬掩模层43’有利于提高侧墙的台阶覆盖率,本申请还提供了第二掩模层46沉积后的TEM图像。该第二掩模层46沉积后的TEM图像如图6所示,本申请发明人还测量了第二掩模层46位于图案化的第一硬掩模层43’的两个侧壁不同位置的厚度。其在靠近侧壁顶部位置的高度分别为14.83nm和14.9nm,其在靠近侧壁底部位置的高度分别为14.56nm和14.7nm。由此可知,第二掩模层46在第一硬掩模层43’侧壁上的侧墙在顶部和底部的厚度相当,因而,通过腐蚀性酸液清洗图案化的第一硬掩模层33’提高了后续第二掩模层46的台阶覆盖率。数据表明,通过清洗,本申请实施例能够将第二掩模层46的台阶覆盖率由85%提高到98%。
S306:以图案化后的第一硬掩模层43’为刻蚀停止层,刻蚀第二掩模层46,以在所述图案化的第一硬掩模层43’的侧壁形成侧墙47。
以图案化后的第一硬掩模层43’为刻蚀停止层,采用干法刻蚀工艺刻蚀第二掩模层46,以在所述图案化的第一硬掩模层43’的侧壁形成侧墙47。
该步骤执行完对应的剖面结构示意图如图4F所示。
S307:以所述侧墙47作为掩蔽,刻蚀图案化的第一硬掩模层43’。
本步骤可以具体为:以所述侧墙47作为掩蔽,采用干法刻蚀工艺刻蚀图案化的第一硬掩模层43’。该步骤执行完对应的剖面结构示意图如图4G所示。
S308:以所述侧墙47作为掩蔽,刻蚀所述待刻蚀材料层42。
该步骤执行完对应的剖面结构示意图如图4H所示。
通过该步骤,从而将图形转移到待刻蚀材料层42上。
以上为本申请实施例提供的图案化方法的具体实施方式。在该具体实施方式中,在第一对硬掩模层进行刻蚀,形成图案化的第一硬掩模层后,采用腐蚀性酸液清洗该图案化的第一硬掩模层。如此,就可以将第一硬掩模层刻蚀过程中产生的副产物从图案化后的第一硬掩模层表面清洗掉,该清洗掉刻蚀副产物的第一硬掩模层表面有利于后续待刻蚀材料层的沉积,从而能够在图案化后的第一硬掩模层的侧壁上形成台阶覆盖率较好的侧墙,使得侧墙顶部厚度与底部厚度相当,使得侧墙联线横截面面积均匀,而且去除掉与侧墙接触的无定型碳硬掩模层之后,侧墙也不很难倾斜,因此当以该侧墙为掩蔽时,最终能够在待刻蚀材料层形成质量较好的图形,从而有利于提高产品的良率。
本申请实施例提供的图案化方法可以应用于3D NAND存储器件的沟道孔的制备工艺中。
以上所述仅是本申请的优选实施方式,虽然本申请已以较佳实施例披露如上,然而并非用以限定本申请。任何熟悉本领域的技术人员,在不脱离本申请技术方案范围情况下,都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本申请技术方案的内容,依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰,均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种图案化方法,其特征在于,包括:
提供衬底,所述衬底上形成有待刻蚀材料层;
在所述待刻蚀材料层上形成第一硬掩模层,所述第一硬掩模层的材料为无定型碳;
对所述第一硬掩模层进行刻蚀,形成图案化的第一硬掩模层;
采用腐蚀性酸液清洗所述图案化的第一硬掩模层;
沉积第二掩模层;
以所述图案化后的第一硬掩模层为刻蚀停止层,刻蚀第二掩模层,以在所述图案化的第一硬掩模层的侧壁形成侧墙;
以所述侧墙作为掩蔽,刻蚀所述图案化的第一硬掩模层。
2.根据权利要求1所述的图案化方法,其特征在于,所述腐蚀性酸液为硫酸、双氧水以及去离子水的混合溶液。
3.根据权利要求2所述的图案化方法,其特征在于,所述混合溶液中的硫酸与双氧水的体积比在2:1~4:1之间。
4.根据权利要求2所述的图案化方法,其特征在于,所述混合溶液中还包括氢氟酸。
5.根据权利要求4所述的图案化方法,其特征在于,所述氢氟酸在混合溶液中的含量在300~1000ppm之间。
6.根据权利要求1所述的图案化方法,其特征在于,所述腐蚀性酸液为稀释的氢氟酸。
7.根据权利要求1-6任一项所述的图案化方法,其特征在于,所述采用腐蚀性酸液清洗所述图案化的第一硬掩模层的清洗处理条件具体为:
温度为室温,清洗时间为80~120秒。
8.根据权利要求1-6任一项所述的图案化方法,其特征在于,形成第一硬掩模层之后,对第一硬掩模层进行刻蚀之前,还包括:
在所述第一硬掩模层之上形成减反射层。
9.根据权利要求1-6任一项所述的图案化方法,其特征在于,所述第二掩模层的材料为氧化硅或氮化硅。
10.根据权利要求1-6任一项所述的图案化方法,其特征在于,所述以所述侧墙作为掩蔽,刻蚀所述第一硬掩模层之后,还包括:
以所述侧墙作为掩蔽,刻蚀所述待刻蚀材料层。
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---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111383913A (zh) * | 2020-03-06 | 2020-07-07 | 长江存储科技有限责任公司 | 一种刻蚀方法 |
CN112038231A (zh) * | 2020-09-09 | 2020-12-04 | 长江存储科技有限责任公司 | 一种半导体器件的制造方法 |
CN113506728A (zh) * | 2021-06-29 | 2021-10-15 | 长江存储科技有限责任公司 | 半导体结构的制作方法以及半导体结构 |
TWI799614B (zh) * | 2018-07-11 | 2023-04-21 | 日商東京威力科創股份有限公司 | 針對芯部移除製程使用熱分解材料縮減開槽的方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080160743A1 (en) * | 2005-09-05 | 2008-07-03 | Samsung Electronics Co., Ltd. | Composition for cleaning substrates and method of forming gate using the composition |
US7635649B2 (en) * | 2005-11-28 | 2009-12-22 | Dongbu Electronics Co., Ltd. | Method for manufacturing semiconductor device |
US20100055917A1 (en) * | 2008-09-02 | 2010-03-04 | Myung-Ok Kim | Method for forming active pillar of vertical channel transistor |
US7807574B2 (en) * | 2007-01-03 | 2010-10-05 | Hynix Semiconductor Inc. | Etching method using hard mask in semiconductor device |
US20150262869A1 (en) * | 2014-03-11 | 2015-09-17 | Applied Materials, Inc. | Methods for forming interconnection structures in an integrated cluster system for semicondcutor applications |
CN105097442A (zh) * | 2014-05-09 | 2015-11-25 | 力晶科技股份有限公司 | 半导体制作工艺 |
-
2017
- 2017-08-31 CN CN201710773924.9A patent/CN107527799A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080160743A1 (en) * | 2005-09-05 | 2008-07-03 | Samsung Electronics Co., Ltd. | Composition for cleaning substrates and method of forming gate using the composition |
US7635649B2 (en) * | 2005-11-28 | 2009-12-22 | Dongbu Electronics Co., Ltd. | Method for manufacturing semiconductor device |
US7807574B2 (en) * | 2007-01-03 | 2010-10-05 | Hynix Semiconductor Inc. | Etching method using hard mask in semiconductor device |
US20100055917A1 (en) * | 2008-09-02 | 2010-03-04 | Myung-Ok Kim | Method for forming active pillar of vertical channel transistor |
US20150262869A1 (en) * | 2014-03-11 | 2015-09-17 | Applied Materials, Inc. | Methods for forming interconnection structures in an integrated cluster system for semicondcutor applications |
CN105097442A (zh) * | 2014-05-09 | 2015-11-25 | 力晶科技股份有限公司 | 半导体制作工艺 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI799614B (zh) * | 2018-07-11 | 2023-04-21 | 日商東京威力科創股份有限公司 | 針對芯部移除製程使用熱分解材料縮減開槽的方法 |
CN111383913A (zh) * | 2020-03-06 | 2020-07-07 | 长江存储科技有限责任公司 | 一种刻蚀方法 |
CN112038231A (zh) * | 2020-09-09 | 2020-12-04 | 长江存储科技有限责任公司 | 一种半导体器件的制造方法 |
CN113506728A (zh) * | 2021-06-29 | 2021-10-15 | 长江存储科技有限责任公司 | 半导体结构的制作方法以及半导体结构 |
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