CN111383913A - 一种刻蚀方法 - Google Patents

一种刻蚀方法 Download PDF

Info

Publication number
CN111383913A
CN111383913A CN202010151349.0A CN202010151349A CN111383913A CN 111383913 A CN111383913 A CN 111383913A CN 202010151349 A CN202010151349 A CN 202010151349A CN 111383913 A CN111383913 A CN 111383913A
Authority
CN
China
Prior art keywords
hard mask
mask layer
layer
etching
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010151349.0A
Other languages
English (en)
Inventor
单静静
章诗
曾最新
钟杜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010151349.0A priority Critical patent/CN111383913A/zh
Publication of CN111383913A publication Critical patent/CN111383913A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials

Abstract

本申请实施例公开一种刻蚀方法，所述方法包括：提供待刻蚀的半导体结构；在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层；在所述第二硬掩膜层上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，刻蚀第二硬掩膜层，形成暴露所述第一硬掩膜层的第一沟槽；以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽；利用清洗溶液对所述第二沟槽的内壁进行清洗，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液；以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构。

Description

一种刻蚀方法
技术领域
本申请实施例涉及半导体制造领域，特别涉及一种刻蚀方法。
背景技术
现有的3D NAND存储器件的存储结构通常由多层材料层堆叠形成，其制备过程中，需要刻蚀多层材料层以形成沟道通孔(Chanel Hole，CH)和栅缝隙(Gate Line Slit，GLS)。在刻蚀过程中，为了形成轮廓清晰的精细图案，通常需要运用到硬掩膜(Hard Mask，HM)层。硬掩膜层形成在待刻蚀材料层与光刻胶层之间，起到中间层的作用，刻蚀时先将光刻胶层的图案转移到硬掩膜层上，然后以硬掩膜层作为掩膜刻蚀待刻蚀材料层，最终将图案转移到待刻蚀材料层上。因此，只有尽可能地避免硬掩膜层的图案缺陷，才能保证待刻蚀材料层的刻蚀效果，保障最终制备的存储器件的性能稳定。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种刻蚀方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种刻蚀方法，所述方法包括：
提供待刻蚀的半导体结构；
在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层；
在所述第二硬掩膜层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，刻蚀第二硬掩膜层，形成暴露所述第一硬掩膜层的第一沟槽；
以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽；
利用清洗溶液对所述第二沟槽的内壁进行清洗，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液；
以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构。
在一种可选的实施方式中，所述在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层之前，所述方法还包括：
在所述半导体结构上形成氧化硅层；
所述以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽，包括：
以刻蚀后的第二硬掩膜层为掩膜，对所述第一硬掩膜层进行过刻蚀，所述过刻蚀停止于所述氧化硅层的内部，形成与第一沟槽连通的第二沟槽。
在一种可选的实施方式中，所述第二硬掩膜层为厚度小于所述第一硬掩膜层的厚度的帽盖层。
在一种可选的实施方式中，所述第一硬掩膜层为含碳材料层。
在一种可选的实施方式中，所述第二硬掩膜层为氮氧化硅层和/或多晶硅层。
在一种可选的实施方式中，所述清洗溶液包括氢氟酸水溶液。
在一种可选的实施方式中，所述清洗溶液通过氢氟酸和去离子水按照1：50～1：200的体积比混合而成。
在一种可选的实施方式中，在所述以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层之后，形成的所述第二沟槽内壁上具有附着物；所述附着物为刻蚀所述第一硬掩膜层时所述第二硬掩膜层发生溅射而生成；
所述利用清洗溶液对所述第二沟槽的内壁进行清洗，包括：利用清洗溶液清洗以去除所述第二沟槽的内壁上的所述附着物。
在一种可选的实施方式中，所述附着物附着在所述第二沟槽顶部的内壁上，以使所述第二沟槽具有颈状的开口；
在对所述第二沟槽的内壁进行清洗之后，所述内壁的截面呈直线形。
在一种可选的实施方式中，在所述利用清洗溶液对所述第二沟槽的内壁进行清洗之前，所述方法还包括：
通过干法刻蚀去除所述第二硬掩膜层。
在一种可选的实施方式中，所述方法应用于三维存储器的栅缝隙的形成工艺中；
待刻蚀的所述半导体结构包括形成在半导体衬底上的叠层结构；
所述以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构，包括：以清洗后的第一硬掩膜层为掩膜，刻蚀所述叠层结构，形成所述栅缝隙。
本申请实施例提供了一种刻蚀方法，所述方法包括：提供待刻蚀的半导体结构；在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层；在所述第二硬掩膜层上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，刻蚀第二硬掩膜层，形成暴露所述第一硬掩膜层的第一沟槽；以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽；利用清洗溶液对所述第二沟槽的内壁进行清洗，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液；以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构。本申请实施例中在以第一掩膜层为掩膜对半导体结构进行刻蚀前，增加了一步针对第一掩膜层中第二沟槽的内壁进行清洗的步骤，以通过清洗溶液去除第二沟槽的内壁上可能存在的第二硬掩膜层材料的残留，从而避免第二沟槽的尺寸和形貌受到残留的第二硬掩膜层材料影响，最终保证了半导体结构的刻蚀效果。
附图说明
图1a为完成硬掩膜层刻蚀后形成结构的电镜图；
图1b为图1a的局部放大图；
图2为本申请实施例提供的一种刻蚀方法的实现流程示意图；
图3a-3f为本申请一具体示例提供的一种刻蚀方法中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
现有的3D NAND存储器件的存储结构通常由多层材料层堆叠形成，其制备过程中，需要刻蚀多层材料层以形成沟道通孔和栅缝隙。随着对高存储密度的需求增加，多层材料层的堆叠层数越来越多，这对刻蚀工艺提出了更高的要求和挑战。在刻蚀过程中，通常采用硬掩膜层作为掩膜对待刻蚀材料层进行刻蚀，硬掩膜层中形成的图案直接决定了最终的刻蚀效果。然而，在对硬掩膜层进行刻蚀以形成暴露待刻蚀材料层的沟槽(即在硬掩膜层中形成图案)时，容易发生材料溅射，溅射的材料附着在沟槽的内壁上，造成沟槽的图案缺陷，将带有缺陷的图案转移到待刻蚀材料层上，直接影响刻蚀结构的尺寸和形貌。例如，在刻蚀形成3D NAND存储器件栅缝隙的工艺过程中，通常采用多层材料层，如氮氧化硅层、氧化硅层、含碳材料层等，共同作为硬掩膜层。在对位于下层的硬掩膜层进行刻蚀时，由于偏压功率的作用，极易发生上层硬掩膜层材料溅射，溅射的材料附着在下层硬掩膜层内的沟槽的侧壁上，造成下层硬掩膜层内的沟槽的尺寸和形貌发生变化，难以符合预设要求。图1a示出了完成硬掩膜层刻蚀后形成结构的电镜图；图1b为图1a的局部放大图。结合图1a和图1b所示，在对硬掩膜层进行刻蚀后，下层硬掩膜层内的沟槽呈现颈状(neck)开口(图1b中椭圆虚线框内部分)。通过反复试验分析，发明人发现所述颈状开口是由于上层硬掩膜层材料发生溅射并附着在下层硬掩膜层内的沟槽的侧壁上而导致的；换言之，由于溅射的材料发生附着，下层硬掩膜层内的沟槽在顶部的直径较小，这将影响后续栅缝隙的形成，进而影响最终制备的存储器件的性能。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供了一种刻蚀方法，图2为本申请实施例提供的刻蚀方法的实现流程示意图，该方法主要包括以下步骤：
步骤101、提供待刻蚀的半导体结构。
步骤102、在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层。
步骤103、在所述第二硬掩膜层上形成图案化的光刻胶层。
在本申请实施例中，提供待刻蚀的半导体结构，所述待刻蚀的半导体结构可以包括：半导体衬底，以及形成在所述半导体衬底上的一个或多个材料层。其中，所述半导体衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。所述形成在所述半导体衬底上的一个或多个材料层可以包括氮化物层和氧化物层。所述氮化物层可以为氮化硅，所述氧化物层可以为氧化硅。在实际应用时，所述氮化物层和所述氧化物层可以交替沉积以在所述半导体衬底上形成叠层结构。
在本申请实施例中，在所述半导体结构上形成第一硬掩膜层，在所述第一硬掩膜层上形成第二硬掩膜层，在所述第二硬掩膜层上形成光刻胶层，通过光罩对所述光刻胶层进行曝光处理，对经曝光处理后的光刻胶层进行显影，以将未被光照的光刻胶层去除，从而在所述第二硬掩膜层上形成图案化的光刻胶层。
在实际应用时，可以通过沉积工艺形成所述第一硬掩膜层和所述第二硬掩膜层，例如，化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical VaporDeposition，PVD)、等离子体增强化学气相沉积(Plasma-Enhanced CVD，PECVD)、溅镀(sputtering)、有机金属化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)或原子层沉积(Atomic Layer Deposition，ALD)。
在本申请另一实施例中，在所述第二硬掩膜层上形成光刻胶层之前，还可以先在所述第二硬掩膜层上形成抗反射层；具体地，在所述半导体结构上形成第一硬掩膜层，在所述第一硬掩膜层上形成第二硬掩膜层，在所述第二硬掩膜层上形成抗反射层，在所述抗反射层上形成图案化的光刻胶层。所述抗反射层用于吸收光刻反射光，减少光反射。所述抗反射层可以为有机抗反射层。
在实际应用时，所述第二硬掩膜层可以为氮氧化硅层和/或多晶硅层。所述第一硬掩膜层可以为含碳材料层。所述第二硬掩膜层为厚度小于所述第一硬掩膜层的厚度的帽盖层。
在本申请实施例中，所述半导体衬底上形成有叠层结构时，所述刻蚀方法可以应用于三维存储器的栅缝隙的形成工艺中，则在所述叠层结构上形成第一硬掩膜层，在所述第一硬掩膜层上形成第二硬掩膜层，在所述第二硬掩膜层上形成图案化的光刻胶层。
步骤104、以所述图案化的光刻胶层为掩膜，刻蚀第二硬掩膜层，形成暴露所述第一硬掩膜层的第一沟槽。
在本申请实施例中，所述图案化的光刻胶层具有光刻开口，所述光刻开口暴露所述第二硬掩膜层；以所述图案化的光刻胶层为掩膜，刻蚀所述第二硬掩膜层，以在所述第二硬掩膜层上形成与所述光刻开口对应的第一沟槽，所述第一沟槽暴露所述第一硬掩膜层。这里，刻蚀所述第二硬掩膜层例如采用干法刻蚀工艺执行。在实际应用时，所述刻蚀工艺具体可以是溅射刻蚀、化学刻蚀或高密度等离子体刻蚀等中的一种。
步骤105、以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽。
在本申请实施例中，所述第二硬掩膜层上具有暴露所述第一硬掩膜层的第一沟槽，以刻蚀后的第二硬掩膜层为掩膜，采用干法刻蚀工艺刻蚀所述第一硬掩膜层，以在所述第一硬掩膜层上形成与所述第一沟槽连通的第二沟槽。
在本申请另一实施例中，在所述半导体结构上形成第一硬掩膜层之前，还可以在所述半导体结构上形成氧化硅层；在所述氧化硅层上形成第一硬掩膜层，在所述第一硬掩膜层上形成第二硬掩膜层，在所述第二硬掩膜层上形成图案化的光刻胶层。所述第二硬掩膜层上具有暴露所述第一硬掩膜层的第一沟槽，以刻蚀后的第二硬掩膜层为掩膜，对所述第一硬掩膜层进行过刻蚀，所述过刻蚀停止于所述氧化硅层的内部，形成与第一沟槽连通的第二沟槽。所述氧化硅层一方面可以作为刻蚀停止层(etch stop layer)，以使得对所述第一硬掩膜层的刻蚀停止在所述氧化硅层的内部，从而保证所述第一硬掩膜层被过刻蚀；另一方面可以保护下方的半导体结构在清洗工艺中不被清洗溶液损伤。
在一具体实施例中，形成与第一沟槽连通的第二沟槽后，还可以采用干法刻蚀工艺去除所述第一硬掩膜层上的所述第二硬掩膜层。需要说明的是，所述采用干法刻蚀工艺形成与第一沟槽连通的第二沟槽的步骤和采用干法刻蚀工艺去除所述第一硬掩膜层上的所述第二硬掩膜层的步骤可以在同一个干法刻蚀工序中完成，如在同一个干法刻蚀工序中，先后通入两种不同的刻蚀气体，依次完成刻蚀形成与第一沟槽连通的第二沟槽的步骤和刻蚀去除所述第一硬掩膜层上的所述第二硬掩膜层的步骤。
步骤106、利用清洗溶液对所述第二沟槽的内壁进行清洗，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液。
在本申请实施例中，在所述以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层之后，形成的所述第二沟槽内壁上可能存在附着物；所述附着物为刻蚀所述第一硬掩膜层时所述第二硬掩膜层发生溅射而生成；此时，利用清洗溶液对所述第二沟槽的内壁进行清洗，以去除所述第二沟槽的内壁上的所述附着物。其中，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液。所述附着物附着在所述第二沟槽顶部的内壁上，使得所述第二沟槽具有颈状的开口，而在对所述第二沟槽的内壁进行清洗之后，所述第二沟槽的内壁上的所述附着物被清洗溶液去除，从而所述内壁的截面呈直线形。
在实际应用时，所述利用清洗溶液对所述第二沟槽的内壁进行清洗具体可以包括：将所述半导体结构放置于装有化学试剂的清洗槽中，利用化学试剂与所述第二沟槽的内壁上的附着物发生化学反应，以去除所述附着物；换言之，所述利用清洗溶液对所述第二沟槽的内壁进行清洗的过程包括对所述第二沟槽的内壁上的所述附着物进行湿法刻蚀的过程；在此过程中，所述清洗溶液包含化学试剂。待所述第二沟槽的内壁上的所述附着物去除后，所述清洗还可以包括利用去离子水对所述第二沟槽的内壁进行清洗，以去除残留的化学试剂；在此过程中，所述清洗溶液包含去离子水。
在本申请另一实施例中，在利用所述清洗溶液对所述第二沟槽的内壁进行清洗前，还可以先通过干法刻蚀的方式将所述第一硬掩膜层上的所述第二硬掩膜层去除。在实际应用时，由于干法刻蚀是各向异性的，所以利用干法刻蚀工艺只能去除位于所述第一硬掩膜层上的所述第二硬掩膜层，而很难去除所述第二沟槽的内壁上附着的第一硬掩膜层材料(即所述附着物)；基于此，本申请实施例增加了一步针对第二沟槽的内壁进行清洗的步骤，具体可相当于对所述附着物执行湿法刻蚀，即利用能够清除第二硬掩膜层材料的化学试剂将所述第二沟槽的内壁上的所述附着物溶解，以去除所述附着物。
这里，可以采用氢氟酸水溶液作为湿法刻蚀工艺中的刻蚀溶液，所述氢氟酸水溶液具有高刻蚀选择比，其对氮氧化硅(第二硬掩膜层)的蚀刻速率很高，而对含碳材料(第一硬掩膜层)和氧化硅的蚀刻速率几近为零。
在本申请实施例中，所述清洗溶液包括氢氟酸水溶液。在实际应用时，所述清洗溶液通过氢氟酸和去离子水按照1：50～1：200的体积比混合而成。
步骤107、以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构。
在本申请实施例中，所述半导体衬底上形成有叠层结构时，所述刻蚀方法可以应用于三维存储器的栅缝隙的形成工艺中，可以以清洗后的第一硬掩膜层为掩膜，刻蚀所述叠层结构，形成所述栅缝隙。
需要说明的是：在整个刻蚀步骤(步骤104、105和107)中，氧化硅层均起到保护作用，其能够保护下方的半导体结构不被刻蚀。
以下结合图3a-3f对本申请实施例提供一种刻蚀方法进行详细阐述。图3a-3f为本申请一具体示例提供的一种刻蚀方法中的结构示意图。需要说明的是，图3a-3f以半导体结构包括半导体衬底和叠层结构为例进行说明，如图3a所示，待刻蚀的半导体结构包括：半导体衬底210，以及形成在所述半导体衬底210上的叠层结构220。所述叠层结构220为多层交错堆叠的氧化物层和氮化物层，氮化物层形成于相邻的氧化物层之间。优选地，氮化物层为氮化硅，氧化物层为氧化硅。
如图3b所示，在所述叠层结构220上沉积形成氧化硅层230，在所述氧化硅层230上沉积形成第一硬掩膜层240，在所述第一硬掩膜层240上沉积形成第二硬掩膜层250。需要说明的是：由于所述叠层结构220中顶部的氧化物层的材料与氧化硅层230的材料相同，二者的材料均为氧化硅，所以图中未区分二者。在所述第二硬掩膜层250上沉积形成抗反射层260，在所述抗反射层260上形成图案化的光刻胶层270，所述图案化的光刻胶层270具有光刻开口271，所述光刻开口271暴露所述抗反射层260。在实际应用时，所述第二硬掩膜层250为氮氧化硅层和/或多晶硅层。所述第一硬掩膜层240为含碳材料层。所述第二硬掩膜层250的厚度小于所述第一硬掩膜层240的厚度。
如图3c所示，以所述图案化的光刻胶层270为掩膜，采用干法刻蚀工艺刻蚀所述第二硬掩膜层250，以在所述第二硬掩膜层250上形成与所述光刻开口271对应的第一沟槽251，所述第一沟槽251暴露所述第一硬掩膜层240。
如图3d所示，以刻蚀后的第二硬掩膜层250为掩膜，对所述第一硬掩膜层240进行过刻蚀，所述过刻蚀停止于所述氧化硅层230的内部，形成与第一沟槽251连通的第二沟槽241。在实际应用时，所述刻蚀方法具体可以是溅射刻蚀、化学刻蚀或高密度等离子体刻蚀等中的一种。所述氧化硅层230作为刻蚀停止层，以使得对所述第一硬掩膜层240的刻蚀停止在所述氧化硅层230的内部，从而保证所述第一硬掩膜层240被过刻蚀。在形成与第一沟槽251连通的第二沟槽241后，还可以采用干法刻蚀工艺去除所述第一硬掩膜层240上的所述第二硬掩膜层250。由图3d可以看出，在对所述第一硬掩膜层240刻蚀后，形成的所述第二沟槽241的内壁上具有附着物242；所述附着物242为刻蚀所述第一硬掩膜层240时所述第二硬掩膜层250发生溅射而生成，所述附着物附着在所述第二沟槽顶部的内壁上，使得所述第二沟槽具有颈状上开口；此时，利用清洗溶液对所述第二沟槽241的内壁进行清洗，以去除所述第二沟槽241的内壁上的所述附着物242。由于所述附着物242为所述第二硬掩膜层250溅射形成的，即所述附着物242和所述第二硬掩膜层250的材料相同，而所述清洗溶液包括能够清除第二硬掩膜层250材料的溶液。从而利用清洗溶液清洗后的所述第二沟槽241的内壁上的所述附着物242被去除，从而形成如图3e所示的呈直线形的所述内壁。
如图3f所示，以清洗后的第一硬掩膜层240为掩膜，刻蚀所述叠层结构220，形成所述栅缝隙221。
本申请实施例在对所述第一硬掩膜层进行刻蚀的步骤后增加了一步清洗步骤，利用清洗溶液对刻蚀所述第一硬掩膜层形成的第二沟槽的内壁进行清洗，从而将因偏压功率而产生的附着物清清除，进而改善了沟槽的特性(如特征尺寸和沟槽形貌)。
本申请实施例提供了一种刻蚀方法，所述方法包括：提供待刻蚀的半导体结构；在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层；在所述第二硬掩膜层上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，刻蚀第二硬掩膜层，形成暴露所述第一硬掩膜层的第一沟槽；以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽；利用清洗溶液对所述第二沟槽的内壁进行清洗，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液；以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构。本申请实施例中在以第一掩膜层为掩膜对半导体结构进行刻蚀前，增加了一步针对第一掩膜层中第二沟槽的内壁进行清洗的步骤，以通过清洗溶液去除第二沟槽的内壁上可能存在的第二硬掩膜层材料的残留，从而避免第二沟槽的尺寸和形貌受到残留的第二硬掩膜层材料影响，最终保证了半导体结构的刻蚀效果。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种刻蚀方法，其特征在于，所述方法包括：
提供待刻蚀的半导体结构；
在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层；
在所述第二硬掩膜层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，刻蚀第二硬掩膜层，形成暴露所述第一硬掩膜层的第一沟槽；
以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽；
利用清洗溶液对所述第二沟槽的内壁进行清洗，所述清洗溶液包括能够清除第二硬掩膜层材料的溶液；
以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构。
2.根据权利要求1所述的刻蚀方法，其特征在于，所述在所述半导体结构上依次形成第一硬掩膜层和第二硬掩膜层之前，所述方法还包括：
在所述半导体结构上形成氧化硅层；
所述以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层，形成与第一沟槽连通的第二沟槽，包括：
以刻蚀后的第二硬掩膜层为掩膜，对所述第一硬掩膜层进行过刻蚀，所述过刻蚀停止于所述氧化硅层的内部，形成与第一沟槽连通的第二沟槽。
3.根据权利要求1所述的刻蚀方法，其特征在于，
所述第二硬掩膜层为厚度小于所述第一硬掩膜层的厚度的帽盖层。
4.根据权利要求1所述的刻蚀方法，其特征在于，
所述第一硬掩膜层为含碳材料层。
5.根据权利要求1所述的刻蚀方法，其特征在于，
所述第二硬掩膜层为氮氧化硅层和/或多晶硅层。
6.根据权利要求5所述的刻蚀方法，其特征在于，
所述清洗溶液包括氢氟酸水溶液。
7.根据权利要求6所述的刻蚀方法，其特征在于，
所述清洗溶液通过氢氟酸和去离子水按照1：50～1：200的体积比混合而成。
8.根据权利要求1所述的刻蚀方法，其特征在于，
在所述以刻蚀后的第二硬掩膜层为掩膜，刻蚀所述第一硬掩膜层之后，形成的所述第二沟槽内壁上具有附着物；所述附着物为刻蚀所述第一硬掩膜层时所述第二硬掩膜层发生溅射而生成；
所述利用清洗溶液对所述第二沟槽的内壁进行清洗，包括：利用清洗溶液清洗以去除所述第二沟槽的内壁上的所述附着物。
9.根据权利要求8所述的刻蚀方法，其特征在于，
所述附着物附着在所述第二沟槽顶部的内壁上，以使所述第二沟槽具有颈状开口；
在对所述第二沟槽的内壁进行清洗之后，所述内壁的截面呈直线形。
10.根据权利要求1所述的刻蚀方法，其特征在于，在所述利用清洗溶液对所述第二沟槽的内壁进行清洗之前，所述方法还包括：
通过干法刻蚀去除所述第二硬掩膜层。
11.根据权利要求1至10任一项所述的刻蚀方法，其特征在于，所述方法应用于三维存储器的栅缝隙的形成工艺中；
待刻蚀的所述半导体结构包括形成在半导体衬底上的叠层结构；
所述以清洗后的第一硬掩膜层为掩膜，刻蚀所述半导体结构，包括：以清洗后的第一硬掩膜层为掩膜，刻蚀所述叠层结构，形成所述栅缝隙。
CN202010151349.0A 2020-03-06 2020-03-06 一种刻蚀方法 Pending CN111383913A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010151349.0A CN111383913A (zh) 2020-03-06 2020-03-06 一种刻蚀方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010151349.0A CN111383913A (zh) 2020-03-06 2020-03-06 一种刻蚀方法

Publications (1)

Publication Number Publication Date
CN111383913A true CN111383913A (zh) 2020-07-07

Family

ID=71217070

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010151349.0A Pending CN111383913A (zh) 2020-03-06 2020-03-06 一种刻蚀方法

Country Status (1)

Country Link
CN (1) CN111383913A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022012225A1 (zh) * 2020-07-16 2022-01-20 长鑫存储技术有限公司 改善沟槽表面结构缺陷的方法及半导体结构的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070243714A1 (en) * 2006-04-18 2007-10-18 Applied Materials, Inc. Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step
KR20080041943A (ko) * 2006-11-08 2008-05-14 동부일렉트로닉스 주식회사 금속막 패터닝 방법
CN101743626A (zh) * 2007-06-27 2010-06-16 桑迪士克公司 使用非晶碳上的氮氧化硅的硬掩模制造3-d集成电路的方法
US20160005602A1 (en) * 2014-07-03 2016-01-07 Applied Materials, Inc. Methods of removing residual polymers formed during a boron-doped amorphous carbon layer etch process
CN107527799A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种图案化方法
CN109545790A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 三维存储器的沟道孔的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070243714A1 (en) * 2006-04-18 2007-10-18 Applied Materials, Inc. Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step
KR20080041943A (ko) * 2006-11-08 2008-05-14 동부일렉트로닉스 주식회사 금속막 패터닝 방법
CN101743626A (zh) * 2007-06-27 2010-06-16 桑迪士克公司 使用非晶碳上的氮氧化硅的硬掩模制造3-d集成电路的方法
US20160005602A1 (en) * 2014-07-03 2016-01-07 Applied Materials, Inc. Methods of removing residual polymers formed during a boron-doped amorphous carbon layer etch process
CN107527799A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种图案化方法
CN109545790A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 三维存储器的沟道孔的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022012225A1 (zh) * 2020-07-16 2022-01-20 长鑫存储技术有限公司 改善沟槽表面结构缺陷的方法及半导体结构的制备方法

Similar Documents

Publication Publication Date Title
CN107181472A (zh) 薄膜体声波谐振器、半导体器件及其制造方法
CN111785725B (zh) 三维存储器的形成方法
TWI720429B (zh) 半導體裝置之製造方法
US20150191348A1 (en) Method of forming mems device
CN110718460A (zh) 一种改善sadp中奇偶效应的工艺方法
CN111383913A (zh) 一种刻蚀方法
CN105006447A (zh) 半导体器件的制造方法
CN112687695A (zh) 一种三维存储器的制造方法
CN109841675A (zh) 垂直纳米线晶体管及其形成方法
WO2022033126A1 (zh) 一种半导体器件及其制备方法
CN109698119A (zh) 一种半导体器件的制造方法和半导体器件
CN111430298B (zh) 一种接触孔刻蚀方法
CN111952440B (zh) Mram器件的制造方法
CN111564408B (zh) 一种开口的形成方法
CN103050382A (zh) 半导体器件的制造方法
CN109585363A (zh) 一种半导体器件的形成方法及半导体器件
TWI833628B (zh) 具有共面下表面的圖案的半導體元件結構及其製備方法
CN113506772B (zh) 电容阵列的形成方法及半导体结构
WO2024000634A1 (zh) 半导体结构及其制备方法
WO2022028156A1 (zh) 半导体结构及其制作方法
US11929255B2 (en) Method of high-density pattern forming
CN115841941B (zh) 一种半导体结构的形成方法
CN110349835A (zh) 一种半导体器件的制造方法和半导体器件
US8114724B2 (en) Method for fabricating semiconductor device
WO2024045296A1 (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200707