CN101743626A - 使用非晶碳上的氮氧化硅的硬掩模制造3-d集成电路的方法 - Google Patents

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Abstract

一种用于制造3-D单片存储装置的方法。非晶碳上的氮氧化硅(SixOyNz)用作有效的、容易去除的、对硅、氧化物和钨具有高选择性的硬掩模。氮氧化硅层使用光致抗蚀剂蚀刻，所得经蚀刻的SixOyNz层用于蚀刻非晶碳层。硅、氧化物和/或钨层使用非晶碳层蚀刻。在一个实施中，3-D单片存储装置的导电轨通过使用图案化的非晶碳层作为硬掩模蚀刻诸如二氧化硅(SiO2)的氧化物层而形成。存储单元二极管通过使用另外的图案化的非晶碳层作为硬掩模蚀刻多晶硅层而形成，为置于导电轨间的多晶硅的柱状物。类似地形成导电轨和存储单元二极管的附加层级，从而构建3-D单片存储装置。

Description

使用非晶碳上的氮氧化硅的硬掩模制造3-D集成电路的方法
技术领域
本发明涉及制造3-D集成电路。
背景技术
由于硅不动产的高成本以及生产愈来愈小的存储装置的需要，单片3-D存储装置变得越来越常见。这样的装置能够包括互连的存储单元的多个层级。该技术的例子见于：2005年5月12日公开的题为“包括减小高度的垂直二极管的非易失存储单元”的U.S.2005/0098800，以及2005年10月4日授权的题为“高密度三维存储单元”的美国专利6952030，上述二者都以引用的方式在此引入。在这样的装置中，存储单元可以形成为多晶硅层的二极管，同时，与存储单元互连的导电轨能够通过蚀刻氧化物层和沉积导电材料而形成。然而，蚀刻多晶硅和氧化物层已遭遇各种困难。例如，传统硬掩模技术不具有足够的、能承受整个蚀刻工艺的抗蚀刻性。结果，这样的硬掩模技术能加剧线蚀刻粗糙度、模糊下层的对准标记和交叠标记，并且难于集成或去除。由于3-D单片集成电路将最小化特征尺寸以及蚀刻和填充的高宽比推向极限，要求非常苛求，因而传统硬掩模技术的不足已经凸现。
发明内容
为解决上述及其他问题，本发明提供一种制造3-D单片存储装置的方法，该方法改进了氧化物和多晶硅层的蚀刻。
在一个实施例中，制造3-D单片存储装置的方法包括：在分层的结构中将第一氮氧化硅层图案化，以提供第一图案化的氮氧化硅层，其中分层的结构包括第一氮氧化硅层下方的第一非晶碳层，以及第一非晶碳层下方的第一氧化物层。该方法还包括：使用第一图案化的氮氧化硅层将第一非晶碳层图案化，以提供第一图案化的非晶碳层；使用第一图案化的非晶碳层将第一氧化物层图案化，以提供第一图案化的氧化物层；以及在第一图案化的氧化物层中形成第一组导电轨，该第一组导电轨位于3-D单片存储装置的特定层级中。
在另一实施例中，制造3-D单片存储装置的方法包括：将分层的结构中的第一氮氧化硅层图案化，以提供第一图案化的氮氧化硅层，其中分层的结构包括第一氮氧化硅层下方的第一非晶碳层，以及第一非晶碳层下方的第一多晶层。该方法还包括：使用第一图案化的氮氧化硅层将第一非晶碳层图案化，以提供第一图案化的非晶碳层；以及使用第一图案化的非晶碳层将第一多晶层图案化，以提供第一多个柱状物，这些第一多个柱状物是3-D单片存储装置的第一层级中的二极管。
在另一实施例中，制造3-D单片存储装置的方法包括：在分层的结构中，将共同图案转移到第一氮氧化硅层和第一氮氧化硅层下方的第一非晶碳层，以一起提供第一图案化的氮氧化硅和非晶碳层；以及使用第一图案化的氮氧化硅和非晶碳层一起将第一非晶碳层下方的第一氧化物层图案化，以提供第一图案化的氧化物层。
在另一实施例中，制造3-D单片存储装置的方法包括：在分层的结构中，将共同图案转移到第一氮氧化硅层和第一氮氧化硅层下方的第一非晶碳层，以一起提供第一图案化的氮氧化硅和非晶碳层；以及使用第一图案化的氮氧化硅和非晶碳层一起将第一非晶碳层下方的第一多晶层图案化，以提供第一图案化的多晶层。
在另一实施例中，制造3-D单片存储装置的方法包括：在3-D单片存储装置中，一层接一层地形成二极管的多个层级，其中每个层级包括在多晶层中形成的多个柱状物，这些柱状物从上和下和导电轨电耦接，柱状物的每个层级是使用相关的硬掩模将相关的多晶层图案化而形成，而相关的硬掩模是使用氮氧化硅层进行图案化。
在另一实施例中，制造3-D单片存储装置的方法包括：在3-D单片存储装置中，一层接一层地形成二极管的多个层级，其中每个层级包括在多晶中形成的多个柱状物，这些柱状物从上和下和导电轨电耦接，导电轨的每个层级是使用相关的硬掩模将相关的氧化物层图案化而形成，相关的硬掩模是使用氮氧化硅层进行图案化。
附图说明
图1描绘3-D存储装置中的存储单元。
图2a描绘3-D存储装置的第一层级中的导电轨和存储单元。
图2b描绘3-D存储装置的四个层级中的导电轨和存储单元。
图3描绘形成存储单元的分层结构。
图4描绘使用光掩模将图3的分层结构中的光致抗蚀剂层图案化。
图5描绘使用通过图4的分层结构的光致抗蚀剂层而形成的掩模将氮氧化硅层图案化。
图6描绘图5的分层结构的俯视图。
图7描绘去除光致抗蚀剂材料之后余下的图案化的氮氧化硅层。
图8描绘使用图7的氮氧化硅层作为硬掩模将非晶碳层图案化。
图9描绘去除氮氧化硅材料之后余下的图案化的非晶碳层。
图10描绘使用图9的非晶碳层作为硬掩模在二氧化硅层中图案化平行沟槽。
图11描绘去除非晶碳层之后图案化的图10的二氧化硅层。
图12描绘填充到图11的图案化的二氧化硅层内的平行沟槽中的导电材料。
图13描绘由图12的分层结构通过去除多余的导电材料以及提供氮化钛(TiN)层、多晶硅层、氮化钛层、钨层、非晶碳层、氮氧化硅层和光致抗蚀剂层而形成的分层结构。
图14a描绘由图13的分层结构通过使用光致抗蚀剂层将氮氧化硅层图案化以及使用图案化的氮氧化硅层作为硬掩模将非晶碳层图案化而形成的分层结构。
图14b描绘图14a的分层结构的俯视图。
图15描绘由图14a的分层结构通过使用图案化的非晶碳层作为硬掩模将钨、氮化钛、多晶硅和氮化钛层图案化而形成的分层结构。
图16描绘由图15的分层结构通过去除图案化的非晶碳层而形成的分层结构。
图17描绘由图16的分层结构通过用电介质填充孔穴而形成的分层结构。
图18描绘由图17的分层结构通过沉积二氧化硅层、非晶碳层、氮氧化硅层和光致抗蚀剂层而形成的分层结构。
图19a描绘由图18的分层结构通过将光致抗蚀剂图案化、使用图案化的光致抗蚀剂将氮氧化硅层图案化、使用图案化的氮氧化硅层将非晶碳图案化、使用图案化的非晶碳将二氧化硅层图案化以形成平行沟槽并将导电材料沉积到平行沟槽中而形成的分层结构。
图19b和19c描绘替换的分层结构。
图20描绘图19a的分层结构的俯视图。
图21描绘由图20的分层结构通过去除多余的导电材料以及沉积氮化钛层、多晶硅层、氮化钛层、钨层、非晶碳层、氮氧化硅层和光致抗蚀剂层而形成的分层结构。
图22描绘由图21的分层结构通过使用光致抗蚀剂层将氮氧化硅层图案化以及使用图案化的氮氧化硅层作为硬掩模将非晶碳层图案化而形成的分层结构。
图23描绘由图22的分层结构通过使用已案化的非晶碳层作为硬掩模将钨、氮化钛和多晶硅层图案化而形成的分层结构。
图24描绘由图23的分层结构通过去除图案化的非晶碳层而形成的分层结构。
图25描绘由图24的分层结构通过用电介质填充孔穴而形成的分层结构。
图26描绘在图25的分层结构上形成的存储单元的附加层。
图27描绘在图26的分层结构上形成的存储单元的附加层。
图28描绘制造3-D存储装置的工艺。
图29描绘制造3-D存储装置的第一层级的工艺。
图30描绘制造3-D存储装置的第二层级的工艺。
具体实施方式
本发明提供了一种制造3-D存储装置的方法。
图1描绘3-D存储装置中的存储单元。前述美国专利No.6952030公开了一种非易失存储单元，该非易失存储单元包括插置于顶部和底部导体之间的垂直取向结型二极管和介质破裂反熔丝。特别地，垂直取向结型二极管110包括：第一导电类型(例如：p+类型)的重掺杂半导体层112、未掺杂或轻掺杂半导体材料层114以及第二导电类型(例如：n+类型)的重掺杂半导体层116。二极管110的半导体材料可以是诸如硅、锗或硅和/或锗的合金。二极管110和介质破裂反熔丝120串联在底部导体105和顶部导体100之间，导体105和100可由诸如钨的金属形成。导体可呈轨道状或其他长条形状，在给定层级中的导体彼此平行地延伸，而在交替层级中的导体则彼此横向延伸。氮化钛粘接和阻挡层118还能够设置在二极管110和底部导电轨105之间。
二极管110可以是结型二极管，该结型二极管是具有非欧姆导电特性的半导体器件，具有两个端子电极，并且由在一个电极处为p型、在另一电极处为n型的半导体材料制成。例子包括：p-n二极管和n-p二极管，其中p型半导体材料和n型半导体材料相接触，比如齐纳二极管；和p-i-n二极管，其中本征(未掺杂的)半导体材料插置在p型半导体材料和n型半导体材料之间。
在一个可能的方法中，提供原位掺杂的重掺杂n型硅层116，紧挨着的是本征或轻掺杂的硅层114。硅区域116和114沉积时可以是非晶的，之后才结晶成多晶的硅，也称为多晶硅。应注意，p+区域112可在硅被图案化并且蚀刻成柱状物之后形成。例如，诸如硼或BF2的p型掺杂物的离子注入能够用于形成浅结。为简单起见，已经描述了由硅制成的在底部有n区域、在顶部有p区域的p-i-n二极管的形成。在替换的实施例中，二极管的极性可以相反，或者半导体可以是锗、硅锗合金或一些其它材料。
在存储单元的初始状态中，当顶部导体100和底部导体105之间施加读电压时，二极管110充当断路。反熔丝120阻止电流流动，并且在大部分实施例中，二极管110的多晶半导体材料形成为相对高阻抗性状态。施加于顶部导体100和底部导体105之间的编程电压导致反熔丝材料的介质击穿，永久地形成通过反熔丝120的导电路径。二极管110的半导体材料也发生改变，将二极管110变成低电阻率状态。编程之后，一旦施加读电压，即有易检测的电流在顶部导体100和底部导体105之间流动。以此方式，已编程单元可以与未编程单元相区别。另外，单元是二进制的。例如，在没有电流流动时可以分配逻辑1值，在有电流流动时可以分配逻辑0值。
各种其它存储单元构造是可能的。例如，参见下面与图16-c和图19a-c有关的讨论。
图2a描绘3-D存储装置的第一层级中的导电轨和存储单元。除了一定数量的顶部导电轨200和底部导电轨205之外，该结构包括在共同层级中的一定数量的存储单元210，比如图1相关阐述的。在一个可能的方法中，顶部导电轨200彼此平行地延伸，底部导电轨205也彼此平行地延伸，但沿着横向方向。另外，顶部导电轨200可能用作存储单元的下一更高层级的底部导电轨。可以形成两个、三个、四个或更多的这样的存储层级，一层一层堆叠，以在诸如单晶硅晶片的半导体衬底上方形成单片三维存储阵列。例如，图2b描绘四层级3-D存储装置中的导电轨和存储单元。四个层级，L0、L1、L2和L3显示在一个可能的实施中，导电轨如何由邻近层级共享。例如，当交替层中存储单元的掺杂颠倒时，导电轨可以由邻近层级共享，因而在交替层(例如：L0和L2)中的存储单元是n+在底部，p+在顶部，而在其余的交替层(例如：L1和L3)中的存储单元是p+在底部，n+在顶部。该方法能够减少所需的W/TiN配线层数量。示意图进行了简化，并且没有示出所有的细节，例如层级之间的互连。
单片三维单位存储阵列或装置是在诸如晶片的单个衬底上形成多个存储层级，没有使用居间衬底。形成一个存储层级的层级直接沉积或生长在现有单个或多个层级的上面。相对照地，堆叠存储器是在各自分别的衬底上形成存储层级且将该多个存储层级粘接在彼此顶上而形成的，如在Leedy的美国专利No.5915167，“三维结构存储器”中。衬底可以被减薄或在接合之前从存储层级中去除，但是由于存储层级最初形成在各自分别的衬底上方，这样的存储器不是真正的单片三维存储阵列。
在衬底上形成的单片三维存储阵列至少包括在衬底上方第一高度形成的第一存储层级和在不同于第一高度的第二高度形成的第二存储层级。在这样的多层级阵列中，在衬底上方可以形成三个、四个、八个以至任何数量的存储层级。
图3描绘形成存储单元的分层结构。如开头所述，为形成二极管而蚀刻多晶硅层以及为形成导电轨而蚀刻氧化物层已遭遇各种困难。例如，仅就抗蚀而言，已经尝试了与氮化硅或二氧化硅或钨或氮化钛结合的光致抗蚀剂。已经尝试将这些膜结合在一起以蚀刻多晶硅并深蚀刻至氧化物。然而，这些方法没有展示足够的、能承受整个蚀刻工艺的抗蚀刻性。结果，这些硬掩模膜可加剧线蚀刻的粗糙度、模糊校准标记以及交叠标记，而且难于集成或去除。替代方法是使用多层抗蚀剂方案。然而，这些方法偏于昂贵，而且需要繁多的步骤以及复杂的工艺。
相对照地，非晶碳上的氮氧化硅(SixOyNz)能够用作有效的、容易去除的、对硅、氧化物和钨具有高选择性的硬掩模。在该方法中，氮氧化硅层使用例如光致抗蚀剂层蚀刻，所得经蚀刻氮氧化硅层用于蚀刻非晶碳层。蚀刻非晶碳层相对容易。
经蚀刻的非晶碳层又用于蚀刻一个或更多的包括多晶硅和/或氧化物的层级。在变型中，氮氧化硅和非晶碳层一起作为单层硬掩模来蚀刻下面的层级。另外，替代非晶碳，可以采用的其他实施例包括单独使用硬掩模层，或将硬掩模层与二氧化硅、氮化硅、氮化钛、钨、氮氧化硅、硅化钴、诸如氧化铝、氧化镍或氧化铪的其它高熔点氧化物相结合。这些选择也为高3-D堆叠提供了高抗蚀刻性。
图3至27概览地描绘制造3-d单片存储装置的示例工艺。
图3描绘形成存储单元的分层结构。存储装置的形成从未示出的衬底开始。衬底可以是本领域已知的任何半导体衬底，例如：单晶硅、诸如硅-锗或硅-锗-碳的IV-IV化合物、III-V化合物、II-VII化合物、这些衬底上方的外延层或任何其它半导体材料。该衬底可包括制造于其中的集成电路。诸如二氧化硅(SiO2)的绝缘层300形成在衬底上方。替换地，或附加地，绝缘层300可包括高介质膜、Si-C-O-H膜或任何其它合适的绝缘材料。非晶碳(α-C或C)层305沉积在二氧化硅层300上，氮氧化硅(SixOyNz)层(用标记“SiON”标示)沉积在非晶碳层305上，光致抗蚀剂(PR)层315设置在氮氧化硅层310上。
在一个可能的实施中，光致抗蚀剂层的类型是由193nm(深紫外)光曝光，其沿垂直于衬底平面的方向厚约900至2000埃。氮氧化硅层310具有大约220至420埃的起始厚度，可以是介质抗反射涂层(DARC)。任选地，底部抗反射涂层(BARC)可用在DARC的顶部上，但其不能被用来代替DARC的在掩蔽非晶碳膜叠层方面的特性。非晶碳层305具有大概2700至3300埃的起始厚度。非晶碳层305的厚度由被蚀刻的非晶碳层下方的膜叠层确定，在确定厚度时应该考虑到层305在蚀刻工艺期间会被侵蚀。非晶碳可以是取自加利福尼亚圣克拉拉的应用材料公司的高级图案膜(APF)。二氧化硅层300具有大概6000埃的起始厚度。这些厚度可根据工艺架构的需要而变化。
图4描绘使用光掩模将图3的分层结构中的光致抗蚀剂315图案化。在一个可能的方法中，选择性地将光致抗蚀剂曝光于UV光并使用显影剂去除光致抗蚀剂的已曝光部分，从而将光掩模400的图案转移到光致抗蚀剂315。光掩模400可以是弱化的相移膜。图5描绘使用由图4的分层结构中的光致抗蚀剂形成的掩模将氮氧化硅层图案化。在此，氮氧化硅层310使用光致抗蚀剂315作为掩模进行蚀刻，以将图案转移到氮氧化硅层。转移的图案可包括如图6所示的平行的纵向开口。图6描绘图5的分层结构的俯视图。
图7描绘在去除光致抗蚀剂材料之后余下的图案化的氮氧化硅层。在去除光致抗蚀剂之后，图案化的氮氧化硅层能够用作硬掩模来蚀刻一个或更多的下面的层级。在一种方法中，氮氧化硅层310用于蚀刻下面的非晶碳层(C)305。图8描绘使用图7的氮氧化硅层作为硬掩模将非晶碳层图案化。实践中，氮氧化硅层310的一部分在蚀刻期间也被耗尽。去除氮氧化硅层310的未耗尽的部分，留下图案化的C层305。图9描绘在去除氮氧化硅材料之后余下的图案化的非晶碳层。图10描绘使用图9的非晶碳层作为硬掩模在二氧化硅层中图案化平行沟槽。由于通过氮氧化硅硬掩模形成非晶碳硬掩模，平行沟槽的蚀刻更加精确。应注意，一些或所有的非晶碳层在蚀刻期间将耗尽。使用图案化的非晶碳层305将二氧化硅层300图案化可包括：使用图案化的非晶碳层305将一个或更多的中间层图案化；以及使用一个或更多的中间层将二氧化硅层图案化。在一种替换的方法中，共同的图案转移至氮氧化硅层和非晶碳层305这二者，以形成如图8所述的结构，并且这两个层一起用作硬掩模将二氧化硅层300图案化。例如，图案可以转移到DARC层顶上的BARC层，然后转移到DARC层和非晶碳/高级图案膜(APF)。替换地，DARC/APF叠层可将它们的图案转移到下方的其它膜。
图11描绘图10的在去除非晶碳层之后的图案化的二氧化硅层。在金属镶嵌(Damascene)的工艺中，在电介质中形成孔穴，然后用导体的或半导体的材料填充这些孔穴，以形成特征。例如，非晶碳层305可以用作蚀刻二氧化硅层300的硬掩模，以形成一定数量的间隔开的平行沟槽。接下来，沉积诸如钨(W)的导电材料以填充这些沟槽。图12描绘诸如钨1200的导电材料填充并过量填注图11的经蚀刻的二氧化硅层内的平行沟槽。然后，通过诸如化学-机械平坦化(CMP)方法，可去除溢出的钨，从而形成具有平坦化的表面的轨道。钨可以由诸如氮化铝钛(AlTiN)的高熔点金属代替。高熔点金属适于承受随着构建三维装置在硅沉积时经受的高温。钨还可以由钨合金、铜和/或铝替换。
图13描绘由图12的分层结构通过去除多余的导电材料并提供氮化钛层、多晶硅层、氮化钛层、钨层、非晶碳层、氮氧化硅层和光致抗蚀剂层而形成的分层结构。截面图描绘诸如钨的导电材料1200的间隔开的轨道。随后，沉积氮化钛层1300作为阻挡/粘接层。接下来，设置多晶硅层1305。如图1相关阐释，可沉积形成非晶碳区域，之后将其结晶成为多晶的硅，也称为多晶硅。可设置原位掺杂重掺杂n型硅层，以及本征的或轻掺杂硅的层级。如图1相关阐述，可以在硅图案化并蚀刻成柱状物之后形成重掺杂p型区域。
通过诸如将下面的硅快速热氧化成二氧化硅的方法，厚度为例如大约18埃的介质破裂反熔丝(AF)层1310形成于多晶硅层1305的顶部区域。也可将该反熔丝层设置成高k材料，例如氧化铪、氧化铝或一些其它介质。
氮化钛1315和钨1320的短路层设置在多晶硅层1305的顶部，作为随后形成的上覆的导电轨的金属至金属接触。然后设置非晶碳层1325、氮氧化硅层1330和光致抗蚀剂1335。类似于图3至9所描述的步骤，图案转移到光致抗蚀剂1335，再转移到氮氧化硅层1330，然后转移到非晶碳层1325以提供图14a的分层结构。使用无铬掩模可以图案化光致抗蚀剂层1335。
在一个可能的实施中，光致抗蚀剂层1335包括193nm的抗蚀剂，厚约900至2000埃。氮氧化硅层1330具有大约220至420埃的起始厚度，可以是介质抗反射涂层。氮氧化硅层1330的厚度基于光致抗蚀剂层1335而设置。非晶碳层1325具有大概2700至3300埃的起始厚度。非晶碳可以是取自利福尼亚圣克拉拉的应用材料公司的高级图案膜(APF)。钨层1320具有从大约500埃一直到大约1000埃的起始厚度。在一个实施中，工艺完成时期望余下大约300埃的钨层1320。如果蚀刻工艺非常好，那么钨层1320的起始厚度可以不大于300埃。
氮化钛层1315具有最小大约200埃的厚度。多晶硅层具有大约2200至3400埃的起始厚度。氮化钛层1300具有最小约100埃的厚度。这些厚度可根据工艺架构的需要而变化。
图14a描绘由图13的分层结构通过使用光致抗蚀剂层将氮氧化硅层图案化以及使用图案化的氮氧化硅层作为硬掩模将非晶碳层图案化而形成的分层结构。图14b描绘图14a中的分层结构的俯视图。分层结构中的表面在二维上可以形成均匀的图案。在一种方法中，形成一系列的诸如柱状物(pillar)或杆状物(post)的圆柱状存储单元。然而，也可以采用其它的横截面形状。在装置的边缘处的柱状物可以是经受光学接近校正的模拟物。在一个实施中，图案密度是50％，意味着存在规则的、均匀的图案。
图15描绘由图14a的分层结构通过使用图案化的非晶碳层1325作为硬掩模，在单步光刻步骤中将钨层1320、氮化钛层1315、多晶硅层1305和氮化钛层1300图案化而形成的分层结构。应注意，一部分或全部非晶碳层1325在蚀刻期间将耗尽。使用图案化的非晶碳层1325将多晶硅层1305图案化可包括：使用图案化的非晶碳层将一个或更多的中间层(例如，钨层1320和氮化钛层1315)图案化；以及使用一个或更多的中间层将多晶硅层图案化。在替换的方法中，共同的图案转移到氮氧化硅层和非晶碳层305这二者，并且这两个层一起用作硬掩模，用于蚀刻多晶硅层1305和氮化钛层1300。图16描绘由图15的分层结构通过去除图案化的非晶碳层而形成的分层结构。
图17描绘由图16的分层结构通过用介质1700填充孔穴而形成的分层结构。介质材料1700可以是均匀的介质，例如原硅酸四乙酯(TEOS)。
至此，已经形成下导电轨和存储单元。接下来，形成上导电轨和下一层级的存储单元。如所述，上导电轨可沿与下导电轨相横向的方向延伸。图18描绘由图17的分层结构通过沉积二氧化硅层1800、非晶碳层1805、氮氧化硅层1810和光致抗蚀剂层1815而形成的分层结构。
图19a描绘由图18的分层结构通过将光致抗蚀剂1815图案化、使用图案化的光致抗蚀剂蚀刻氮氧化硅层1810、以及使用图案化的氮氧化硅层作为硬掩模蚀刻非晶碳层1805而形成的分层结构。使用图案化的非晶碳作为硬掩模将二氧化硅层1800图案化以形成平行沟槽，例如，金属镶嵌工艺。随后，氮化钛1900和诸如钨1905的导电材料沉积到平行沟槽中，将余下的钨去除。在蚀刻沟槽时，钨层1320相当于存储单元上的盖，用以保护反熔丝层1310免于在蚀刻沟槽过量时被腐蚀。
图19b和19c描绘替换的分层结构。如所述，可以设置用于存储单元的各种构造。在一种方法中，反熔丝设置在存储单元的底部，作为高k层。例如，参见图19b中的反熔丝层1910。而且，诸如硅化钴或硅化钛的硅化物层1915是导电轨的一部分。在另一选择中，金属-绝缘体-金属(MIM)设计被采用，其中反熔丝层夹在金属层之间。例如，在图19b中，参见反熔丝层1930和金属(例如，TiN)层1925和1315。还设置硅化物层1920。在这些替换情况下，与图15类似，使用非晶碳硬掩模可蚀刻叠层。就图19b的情况而言，在单步光刻步骤中，非晶碳硬掩模被用于蚀刻通过钨层1320、氮化钛层1315、多晶硅层1305、氮化钛层1300和反熔丝层1910。就图19c的情况而言，在单步光刻步骤中，非晶碳硬掩模被用于蚀刻通过钨层1320、氮化钛层1315、反熔丝层1930、氮化钛层1925、硅化物层1920、多晶硅层1305和氮化钛层1300。
高k层可以具有大于例如大约8的介电常数k。应注意，已经研究了高k介质材料用于晶体管的栅氧化物层，因为它们能被做得比二氧化硅的栅氧化物层更厚，同时保持相同或更好的电容。然而，与在此描述的反熔丝相比，这些栅氧化物层在晶体管中担负着不同的角色。在装置寿命中的任何时间点都不要求这些栅氧化物层经受介质击穿。原子层沉积(ALD)可以用于形成高k材料的介质破裂反熔丝。ALD技术中近来的发展让形成高k材料的极高质量层成为可能，这些层非常薄，例如50、30、20或10埃，或更薄。这些非常薄的层质量如此之高，使得泄露电流小得令人满意，并且这样的薄层只需要更低的电压来击穿。另外，许多高k介质可以在相对较低的温度下通过包括ALD的各种沉积工艺而形成。作为通常的规则，在复杂的半导体装置的制造中，减小工艺温度总是有利的，最小化掺杂物扩散、剥离以及其他问题。
对于该材料，介电常数k的值可以在例如8和50之间，更常见的是在大约8和大约25之间。例如，该层可以在大约10和大约200埃之间，通常在大约20和大约100埃之间。介质材料可以包括HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RuO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON和ZrSiAlON。在一些实施例中，可以混合这些材料中的两种或更多。介电常数约为25的氧化铪HfO2或介电常数约为9的氧化铝Al2O3特别合适。通常，介电常数高、且膜品质可比的材料应该比那些介电常数低的要厚。
图20描绘图19a的分层结构的俯视图。应注意，导电轨1905的延伸方向与导电轨1200的相横向。
接下来，形成存储单元的第二层级。图21描绘由图20的分层结构通过去除余下的导电材料并提供氮化钛层2100、多晶硅层2105、氮化钛层2115、钨层2120、非晶碳层2125、氮氧化硅层2130和光致抗蚀剂层2135而形成的分层结构。
图22描绘由图21的分层结构通过使用光致抗蚀剂层2135蚀刻氮氧化硅层1230以及使用图案化的氮氧化硅层1230作为硬掩模蚀刻非晶碳层2125而形成的分层结构。
图23描绘由图22的分层结构通过在单步光刻步骤中，使用图案化的非晶碳层作为硬掩模将钨层2120、氮化钛层2115和多晶硅层2105图案化而形成的分层结构。图24描绘由图23的分层结构通过去除图案化的非晶碳层2125而形成的分层结构。图25描绘由图24的分层结构通过用电介质2500填充孔穴而形成的分层结构。至此，已经形成存储单元的第二层级，但是还没有形成该层级的上导电轨。使用在此描述的技术，可以形成更多层级的存储单元。
例如，图26描绘在图25的分层结构上形成的附加的第三层存储单元。附加层包括氮化钛层2600、钨层2605、氮化钛层2610、包括反熔丝层2620的多晶硅层2615、氮化钛层2625和钨层2630。存储单元的第三层形成在多晶硅层2615中，而第三层的下导电轨形成于钨层2605中。
图27描绘在图26的分层结构上形成的附加的第四层存储单元。该结构包括：氮化钛层2700、钨层2705、包括反熔丝层2715的多晶硅层2710、氮化钛层2720、钨层2725、氮化钛层2730、钨层2735和氮化钛层2740。存储单元的第四层形成于多晶硅层2615中。第四层的下导电轨形成于钨层2705中，而第四层的上导电轨形成于钨层2735中。在该例子中，整个存储装置包括四个层L0、L1、L2和L3。也可以设置更多附加的氮氧化硅层。每层包括一组具有诸如轨道的上和下导电构件的存储单元。下导电轨是耦接到存储单元的底部的底配线层的一部分，同时上导电轨是耦接到存储单元的顶部的上配线层的一部分。而且，导电轨可以由邻近层共享。诸如层级之间的互连的其它细节没有示出。
深坑(zia)是指金属镀层(metallization)之间贯通整个分层结构的深通路互联，使用在此提供的技术还可以形成深坑(zia)。在一个示例的实施中，弱化的相移光掩模能够用于将光致抗蚀剂层图案化，该光致抗蚀剂层包括193nm的抗蚀剂，并且厚度大约为900至2000埃。光致抗蚀剂层用于将氮氧化硅层图案化，该氮氧化硅层具有大约220至420埃的起始厚度。氮氧化硅层用于将非晶碳层图案化，该非晶碳层具有大约7200至8800埃的起始厚度。非晶碳层用于将二氧化硅层图案化，该二氧化硅层具有大约18000至22000埃的起始厚度。如之前，这些厚度根据工艺架构的需要而变化。另外，应注意除了氧化物之外的其它材料可在深坑蚀刻中去除。例如，多晶硅可在深坑蚀刻中去除以连接金属镀层的各个层级。
图28描绘用于制造3-D存储装置的工艺。仍参考图2b。步骤2800包括沿第一方向形成第一导电轨，例如在L0的底部。步骤2805包括形成第一存储单元层级，例如在L0中。步骤2810包括沿与第一方向相横向的第二方向形成第二导电轨，例如在L0的顶部/L1的底部。步骤2815包括形成第二存储单元层级，例如在L1中。步骤2820包括沿第一方向形成第三导电轨，例如在L1的顶部/L2的底部。步骤2825包括形成第三存储单元层级，例如在L2中。步骤2830包括沿第二方向形成第四导电轨，例如在L2的顶部/L3的底部。步骤2835包括形成第四存储单元层级，例如在L3中。步骤2840包括沿第一方向形成第五导电轨，例如在L3的顶部。
图29描绘制造3-D存储装置的第一层级的工艺。仍参考图3至17。描述的工艺是通常的概述，没有提供所有的细节。步骤2900包括开始构建第一导电轨。步骤2905包括沉积二氧化硅、非晶碳(C)、氮氧化硅和光致抗蚀剂(参见图3)。步骤2910包括将光掩模的图案转移到光致抗蚀剂(参见图4)。步骤2915包括将光致抗蚀剂的图案转移到氮氧化硅(参见图5)。步骤2920包括去除光致抗蚀剂(参见图7)。步骤2925包括将氮氧化硅的图案转移到非晶碳(参见图8)。步骤2930包括去除氮氧化硅(参见图9)。步骤2935包括将非晶碳的图案转移到二氧化硅以形成沟槽(参见图10)。步骤2940包括去除非晶碳(参见图11)。步骤2945包括在沟槽中提供钨(参见图12)。步骤2950包括去除多余的钨(参见图13)。
步骤2955包括开始构建存储单元的第一层。步骤2960包括提供氮化钛和多晶硅层(参见图13)。步骤2965包括形成多晶硅中的反熔丝层。步骤2970包括提供氮化钛、钨、C、氮氧化硅和光致抗蚀剂层。步骤2975包括执行类似于步骤2910至2930的步骤(参见图14a)。步骤2980包括将非晶碳的图案转移到钨、氮化钛、多晶硅和氮化钛层(参见图15)。步骤2985包括去除非晶碳(参见图16)。步骤2990包括提供孔穴中的电介质(参见图17)。
图30描绘制造3-D存储装置的第二层级的工艺。仍参考图18至25。描述的工艺是通常的概述，没有提供所有的细节。步骤3000包括开始构建第二导电轨。步骤3005包括沉积二氧化硅、非晶碳(C)、氮氧化硅和光致抗蚀剂(参见图18)。步骤3010包括将光掩模的图案转移到光致抗蚀剂。步骤3015包括将光致抗蚀剂的图案转移到氮氧化硅。步骤3020包括去除光致抗蚀剂。步骤3025包括将氮氧化硅的图案转移到非晶碳。步骤3030包括去除氮氧化硅。步骤3035包括将非晶碳的图案转移到二氧化硅以形成沟槽。步骤3040包括去除非晶碳。步骤3045包括在沟槽中提供氮化钛和钨。步骤3050包括去除多余的钨(参见图19a和20)。
步骤3055包括开始构建存储单元的第二层。步骤3060包括提供氮化钛和多晶硅层(参见图21)。步骤3065包括形成多晶硅中的反熔丝层。步骤3070包括提供氮化钛、钨、非晶碳、氮氧化硅和光致抗蚀剂。步骤3075包括执行类似于步骤3010至3030的步骤(参见图22)。步骤3080包括将非晶碳的图案转移到钨、氮化钛和多晶硅(参见图23)。步骤3085包括去除非晶碳(参见图24)。步骤3090包括提供孔穴中的电介质(参见图25)。
为了示例和描述的目的，已经详细地呈述了本发明。其不旨在穷举或将本发明限制于所揭示的确定形式。根据上述教导，许多修改和变型是可能的。选择已经描述的实施例是为了最好地解释本发明的原理及其实际应用，从而使得本领域技术人员在各种实施例中以及在可预见的适宜于特定用途的各种修改形式中最好地利用本发明。本发明的保护范围旨在由所附的权利要求限定。

Claims (16)

1.一种制造3-D单片存储装置的方法，包括：
在分层的结构中将第一氮氧化硅层图案化，以提供第一图案化的氮氧化硅层，所述分层的结构包括所述第一氮氧化硅层下方的第一硬掩模层，和所述第一硬掩模层下方的第一氧化物层；
使用所述第一图案化的氮氧化硅层将所述第一硬掩模层图案化，以提供第一图案化的硬掩模层；
使用所述第一图案化的硬掩模层将所述第一氧化物层图案化，以提供第一图案化的氧化物层；以及
在所述第一图案化的氧化物层中形成第一组导电轨，所述第一组导电轨位于所述3-D单片存储装置的特定层级中。
2.根据权利要求1所述的方法，其中，
所述第一氧化物层包括二氧化硅。
3.根据权利要求1所述的方法，还包括：
在所述第一组导电轨上方形成第一多晶层；
将所述第一多晶层图案化以提供多个第一柱状物，所述多个第一柱状物从下面电耦接到所述第一组导电轨，所述多个第一柱状物包括所述3-D单片存储装置的所述特定层级中的二极管。
4.根据权利要求3所述的方法，其中，
所述多个柱状物中的每一个柱状物具有第一导电类型的重掺杂区域、未掺杂或轻掺杂中间区域以及第二导电类型的重掺杂区域。
5.根据权利要求3所述的方法，还包括：
形成所述多个第一柱状物上方的第二氧化物层、所述第二氧化物层上方的第二硬掩模层以及所述第二硬掩模层上方的第二氮氧化硅层；
将所述第二氮氧化硅层图案化，以提供第二图案化的氮氧化硅层；
使用所述第二图案化的氮氧化硅层将所述第二硬掩模层图案化，以提供第二图案化的硬掩模层；
使用所述第二图案化的硬掩模层将所述第二氧化物层图案化，以提供第二图案化的氧化物层；以及
在所述第二图案化的氧化物层中形成第二组导电轨，所述多个第一柱状物从上方电耦接到所述第二组导电轨。
6.根据权利要求5所述的方法，还包括：
将所述第二组导电轨上方的多晶层图案化，以形成多个第二柱状物，所述多个第二柱状物从下方电耦接到所述第二组导电轨。
7.根据权利要求5所述的方法，其中，
所述第一硬掩模和第二硬掩模层包括非晶碳。
8.根据权利要求1所述的方法，其中，
所述第一组导电轨包括钨和氮化铝钛中的至少一种。
9.根据权利要求1所述的方法，其中，
所述第一氮氧化硅层具有大约220至420埃的起始厚度；以及
所述第一硬掩模层具有大概2700至3300埃的起始厚度。
10.根据权利要求1所述的方法，其中，
所述使用所述第一图案化的硬掩模层将所述第一氧化物层图案化以提供第一图案化的氧化物层包括：使用所述第一图案化的硬掩模层形成一个或更多的中间层的图案；以及使用所述一个或更多的中间层将所述第一氧化物层图案化。
11.根据权利要求1所述的方法，其中，
所述第一硬掩模层包括非晶碳。
12.根据权利要求1所述的方法，其中，
所述第一硬掩模层包括二氧化硅。
13.根据权利要求1所述的方法，其中，
所述第一硬掩模层包括氮化硅和氮化钛中的至少一种。
14.根据权利要求1所述的方法，其中，
所述第一硬掩模层包括钨。
15.根据权利要求1所述的方法，其中，
所述第一硬掩模层包括氧化铝、氧化镍和氧化铪中的至少一种。
16.一种通过权利要求1至15中任一权利要求的方法所形成的3-D单片存储装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609629A (zh) * 2015-04-01 2016-05-25 上海磁宇信息科技有限公司 一种制备集成电路的复合硬掩模图案化方法
CN106706172A (zh) * 2015-11-12 2017-05-24 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN106706173A (zh) * 2015-11-12 2017-05-24 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN111383913A (zh) * 2020-03-06 2020-07-07 长江存储科技有限责任公司 一种刻蚀方法
CN117855036A (zh) * 2024-03-05 2024-04-09 深圳市昇维旭技术有限公司 半导体器件的制作方法
CN117855036B (zh) * 2024-03-05 2024-05-28 深圳市昇维旭技术有限公司 半导体器件的制作方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728390B2 (en) * 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
US7718546B2 (en) 2007-06-27 2010-05-18 Sandisk 3D Llc Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon
KR20100004772A (ko) * 2008-07-04 2010-01-13 삼성전자주식회사 반도체 장치 및 그 동작 방법
US20110156012A1 (en) * 2009-11-12 2011-06-30 Sony Corporation Double layer hardmask for organic devices
JP5558085B2 (ja) * 2009-12-01 2014-07-23 株式会社東芝 抵抗変化メモリ
US8431492B2 (en) * 2010-02-02 2013-04-30 Sandisk 3D Llc Memory cell that includes a sidewall collar for pillar isolation and methods of forming the same
US20110244683A1 (en) * 2010-04-01 2011-10-06 Michiaki Sano Fabricating Voids Using Slurry Protect Coat Before Chemical-Mechanical Polishing
US9176377B2 (en) 2010-06-01 2015-11-03 Inpria Corporation Patterned inorganic layers, radiation based patterning compositions and corresponding methods
US9281207B2 (en) 2011-02-28 2016-03-08 Inpria Corporation Solution processible hardmasks for high resolution lithography
US9136307B2 (en) * 2012-02-09 2015-09-15 Micron Technology, Inc. Memory cells and memory cell formation methods using sealing material
US9123719B2 (en) 2012-06-26 2015-09-01 Broadcom Corporation Metal-oxide-metal capacitor
JP2014127566A (ja) * 2012-12-26 2014-07-07 Panasonic Corp 不揮発性記憶装置の製造方法および不揮発性記憶装置
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
US9310684B2 (en) 2013-08-22 2016-04-12 Inpria Corporation Organometallic solution based high resolution patterning compositions
JP6784670B2 (ja) 2014-10-23 2020-11-11 インプリア・コーポレイションＩｎｐｒｉａ Ｃｏｒｐｏｒａｔｉｏｎ 有機金属溶液に基づいた高解像度パターニング組成物および対応する方法
EP3391148B1 (en) 2015-10-13 2021-09-15 Inpria Corporation Organotin oxide hydroxide patterning compositions, precursors, and patterning
TWI786855B (zh) * 2021-09-29 2022-12-11 力晶積成電子製造股份有限公司 反熔絲結構

Family Cites Families (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4375414A (en) 1971-05-20 1983-03-01 Meir Strahilevitz Immunological methods for removing species from the blood circulatory system and devices therefor
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US6007732A (en) * 1993-03-26 1999-12-28 Fujitsu Limited Reduction of reflection by amorphous carbon
JP3501416B2 (ja) * 1994-04-28 2004-03-02 忠弘 大見 半導体装置
US5869843A (en) * 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US6653733B1 (en) * 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US5969380A (en) * 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
NO309500B1 (no) * 1997-08-15 2001-02-05 Thin Film Electronics Asa Ferroelektrisk databehandlingsinnretning, fremgangsmåter til dens fremstilling og utlesing, samt bruk av samme
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
US6087269A (en) * 1998-04-20 2000-07-11 Advanced Micro Devices, Inc. Method of making an interconnect using a tungsten hard mask
US7157314B2 (en) * 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6537902B1 (en) * 2000-01-24 2003-03-25 Oki Electric Industry Co, Ltd. Method of forming a via hole in a semiconductor device
WO2001084553A2 (en) * 2000-04-28 2001-11-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP2002194547A (ja) * 2000-06-08 2002-07-10 Applied Materials Inc アモルファスカーボン層の堆積方法
US6515888B2 (en) * 2000-08-14 2003-02-04 Matrix Semiconductor, Inc. Low cost three-dimensional memory array
CN100358147C (zh) * 2000-08-14 2007-12-26 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
US6486065B2 (en) * 2000-12-22 2002-11-26 Matrix Semiconductor, Inc. Method of forming nonvolatile memory device utilizing a hard mask
US6541312B2 (en) * 2000-12-22 2003-04-01 Matrix Semiconductor, Inc. Formation of antifuse structure in a three dimensional memory
US6664639B2 (en) * 2000-12-22 2003-12-16 Matrix Semiconductor, Inc. Contact and via structure and method of fabrication
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US6704235B2 (en) 2001-07-30 2004-03-09 Matrix Semiconductor, Inc. Anti-fuse memory cell with asymmetric breakdown voltage
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6525953B1 (en) * 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6624485B2 (en) * 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US7018878B2 (en) 2001-11-07 2006-03-28 Matrix Semiconductor, Inc. Metal structures for integrated circuits and methods for making the same
US6843060B2 (en) * 2001-11-13 2005-01-18 Goodrich Pump & Engine Control Systems, Inc. Fault management system for gas turbine engines
US6734620B2 (en) 2001-12-12 2004-05-11 Candescent Technologies Corporation Structure, fabrication, and corrective test of electron-emitting device having electrode configured to reduce cross-over capacitance and/or facilitate short-circuit repair
US6534841B1 (en) * 2001-12-14 2003-03-18 Hewlett-Packard Company Continuous antifuse material in memory structure
TWI281748B (en) * 2001-12-18 2007-05-21 Matsushita Electric Ind Co Ltd Non-volatile memory
US6559516B1 (en) * 2002-01-16 2003-05-06 Hewlett-Packard Development Company Antifuse structure and method of making
US6703652B2 (en) * 2002-01-16 2004-03-09 Hewlett-Packard Development Company, L.P. Memory structure and method making
US7038248B2 (en) * 2002-02-15 2006-05-02 Sandisk Corporation Diverse band gap energy level semiconductor device
US6853049B2 (en) * 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6643159B2 (en) * 2002-04-02 2003-11-04 Hewlett-Packard Development Company, L.P. Cubic memory array
US6952043B2 (en) * 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US6737675B2 (en) * 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US7081377B2 (en) * 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6500756B1 (en) * 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US6927178B2 (en) 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US6864556B1 (en) * 2002-07-31 2005-03-08 Advanced Micro Devices, Inc. CVD organic polymer film for advanced gate patterning
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6850432B2 (en) * 2002-08-20 2005-02-01 Macronix International Co., Ltd. Laser programmable electrically readable phase-change memory method and device
US6803313B2 (en) * 2002-09-27 2004-10-12 Advanced Micro Devices, Inc. Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US6946719B2 (en) * 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
AU2003296988A1 (en) * 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7618850B2 (en) * 2002-12-19 2009-11-17 Sandisk 3D Llc Method of making a diode read/write memory cell in a programmed state
US7238607B2 (en) * 2002-12-19 2007-07-03 Sandisk 3D Llc Method to minimize formation of recess at surface planarized by chemical mechanical planarization
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US6849905B2 (en) * 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6839263B2 (en) * 2003-02-05 2005-01-04 Hewlett-Packard Development Company, L.P. Memory array with continuous current path through multiple lines
US6914007B2 (en) * 2003-02-13 2005-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ discharge to avoid arcing during plasma etch processes
US7049153B2 (en) * 2003-04-23 2006-05-23 Micron Technology, Inc. Polymer-based ferroelectric memory
US7511352B2 (en) * 2003-05-19 2009-03-31 Sandisk 3D Llc Rail Schottky device and method of making
US20050006719A1 (en) * 2003-06-24 2005-01-13 Erh-Kun Lai [three-dimensional memory structure and manufacturing method thereof]
US7129180B2 (en) 2003-09-12 2006-10-31 Micron Technology, Inc. Masking structure having multiple layers including an amorphous carbon layer
US6936539B2 (en) 2003-09-24 2005-08-30 Micron Technology, Inc. Antireflective coating for use during the manufacture of a semiconductor device
US7094613B2 (en) * 2003-10-21 2006-08-22 Applied Materials, Inc. Method for controlling accuracy and repeatability of an etch process
KR100510558B1 (ko) * 2003-12-13 2005-08-26 삼성전자주식회사 패턴 형성 방법
US7012021B2 (en) * 2004-01-29 2006-03-14 Taiwan Semiconductor Mfg Method for end point detection polysilicon chemical mechanical polishing in an anti-fuse memory device
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7410838B2 (en) * 2004-04-29 2008-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication methods for memory cells
US7009694B2 (en) * 2004-05-28 2006-03-07 International Business Machines Corporation Indirect switching and sensing of phase change memory cells
KR100536043B1 (ko) * 2004-06-25 2005-12-12 삼성전자주식회사 적층형 반도체 장치 및 그 제조 방법
US7307013B2 (en) * 2004-06-30 2007-12-11 Sandisk 3D Llc Nonselective unpatterned etchback to expose buried patterned features
US7033960B1 (en) 2004-08-16 2006-04-25 Advanced Micro Devices, Inc. Multi-chamber deposition of silicon oxynitride film for patterning
US7288784B2 (en) * 2004-08-19 2007-10-30 Micron Technology, Inc. Structure for amorphous carbon based non-volatile memory
US7405465B2 (en) * 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
US7300876B2 (en) 2004-12-14 2007-11-27 Sandisk 3D Llc Method for cleaning slurry particles from a surface polished by chemical mechanical polishing
US7259038B2 (en) * 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
US7517796B2 (en) 2005-02-17 2009-04-14 Sandisk 3D Llc Method for patterning submicron pillars
KR100787352B1 (ko) * 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7553611B2 (en) 2005-03-31 2009-06-30 Sandisk 3D Llc Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure
US7504680B2 (en) * 2005-04-18 2009-03-17 Kabushiki Kaisha Toshiba Semiconductor device and mask pattern
US7728390B2 (en) * 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
US8110863B2 (en) * 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US7274034B2 (en) * 2005-08-01 2007-09-25 Micron Technology, Inc. Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication
KR100799119B1 (ko) * 2005-08-29 2008-01-29 주식회사 하이닉스반도체 반도체메모리소자 제조 방법
KR100632651B1 (ko) * 2005-09-15 2006-10-11 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
KR100723506B1 (ko) * 2005-10-11 2007-05-30 삼성전자주식회사 다중 포토리소그라피 공정을 이용한 미세 패턴 형성 방법
TWI322485B (en) * 2005-10-12 2010-03-21 Hynix Semiconductor Inc Method for forming contact hole of semiconductor device
KR100801308B1 (ko) * 2005-11-12 2008-02-11 주식회사 하이닉스반도체 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
KR100726150B1 (ko) * 2005-12-29 2007-06-13 주식회사 하이닉스반도체 새들형 핀 트랜지스터 제조방법
KR100875660B1 (ko) * 2006-05-02 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7575984B2 (en) * 2006-05-31 2009-08-18 Sandisk 3D Llc Conductive hard mask to protect patterned features during trench etch
KR100780596B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 제조 방법
US7785965B2 (en) * 2006-09-08 2010-08-31 Spansion Llc Dual storage node memory devices and methods for fabricating the same
KR100831975B1 (ko) * 2006-11-02 2008-05-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
CN100576472C (zh) * 2006-12-12 2009-12-30 中芯国际集成电路制造(上海)有限公司 具有非晶硅monos存储单元结构的半导体器件及其制造方法
KR100875655B1 (ko) * 2007-01-04 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100822592B1 (ko) * 2007-03-23 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7553770B2 (en) * 2007-06-06 2009-06-30 Micron Technology, Inc. Reverse masking profile improvements in high aspect ratio etch
US7718546B2 (en) 2007-06-27 2010-05-18 Sandisk 3D Llc Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon
US7786015B2 (en) * 2008-04-28 2010-08-31 Sandisk 3D Llc Method for fabricating self-aligned complementary pillar structures and wiring
KR100961203B1 (ko) * 2008-04-29 2010-06-09 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609629A (zh) * 2015-04-01 2016-05-25 上海磁宇信息科技有限公司 一种制备集成电路的复合硬掩模图案化方法
CN105609629B (zh) * 2015-04-01 2019-01-15 上海磁宇信息科技有限公司 一种制备集成电路的复合硬掩模图案化方法
CN106706172A (zh) * 2015-11-12 2017-05-24 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN106706173A (zh) * 2015-11-12 2017-05-24 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN106706172B (zh) * 2015-11-12 2021-04-02 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN106706173B (zh) * 2015-11-12 2021-04-02 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN111383913A (zh) * 2020-03-06 2020-07-07 长江存储科技有限责任公司 一种刻蚀方法
CN117855036A (zh) * 2024-03-05 2024-04-09 深圳市昇维旭技术有限公司 半导体器件的制作方法
CN117855036B (zh) * 2024-03-05 2024-05-28 深圳市昇维旭技术有限公司 半导体器件的制作方法

Also Published As

Publication number Publication date
US20090004786A1 (en) 2009-01-01
US7718546B2 (en) 2010-05-18
CN101743626B (zh) 2013-01-30
WO2009003091A1 (en) 2008-12-31
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