KR100875660B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 스핀온코팅 방식의 다층 유기물 폴리머 하드마스크를 사용하여, 스텝 커버리지 특성을 개선하고, 제2폴리머 하드마스크로 제1폴리머 하드마스크 식각 공정 직전 또는 식각 공정 단계에 있어서, 제2폴리머 하드마스크의 표면에 대한 플라즈마 식각 장치 내에서 적절히 이용한 산화 처리를 하여 제2폴리머 하드마스크의 변형을 방지하여 미세 패턴 형성의 구현에 적합한 미세 패턴 형성 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계; 상기 제2폴리머층을 패터닝하는 단계; 패터닝된 상기 제2폴리머층의 표면을 산화시키는 단계; 표면이 산화된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 식각하는 단계; 및 표면이 산화된 상기 제2폴리머층과 식각된 상기 제1폴리머층을 식각 베리어로 하여 상기 식각대상층을 식각하는 단계를 포함하며 이에 따라 본 발명은 카본을 다량 함유한 제1폴리머층과 실리콘을 다량 함유한 제2폴리머층을 하드마스크로 사용하여, 주변회로영역 상의 깊은 단차를 가지는 지역에서의 스텝 커버리지 특성을 개선하는 효과가 있고, 제2폴리머 하드마스크로 제1폴리머층 식각시 제2폴리머 하드마스크의 표면에 산화 처리를 실시한 후, 제1폴리머층을 식각하여 제2폴리머 하드마스크의 변형을 방지할 수 있으므로, 패터닝하고자 하는 미세 패턴을 용이하게 구현할 수 있는 효과가 있다.
하드마스크, 포토레지스트 패턴, 카본리치폴리머, 실리콘리치폴리머, 식각, 스핀온코팅

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FABRICATING FINE PATTERN IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제2실시예의 단계별 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 식각대상층
13 : 제1폴리머층 14 : 제2폴리머층
15 : 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
현재 100㎚ 이하의 미세 패턴 형성시 비정질 카본(Amorphous Carbon)을 NMOSFET 소자 패터닝용 하드마스크 적층체의 일부로 사용하는 기술을 사용하는데, 이 기술은 패터닝이 용이하고, 기존의 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 및 실리콘산화질화막(SiON)의 캡핑 또는 보호 물질에 비하여 선택비(Selectivity)가 우수한 것으로 알려져 있다.
그러나, 비정질 카본을 하드마스크로 사용하면, 폴리실리콘막을 하드마스크로 사용할 때에 비해 비용이 많이 들어 제조 단가가 5∼10 배 정도 상승하는 문제가 있다.
또한, 비정질 카본은 주변 회로 상의 깊은 단차를 갖는 지역, 예컨대 포토 및 식각 공정의 모니터링을 위해 사용되는 각종 키박스(정렬키)에 증착될 때, 스텝 커버리지(Step Coverage)가 열악하여, 이후 증착되는 실리콘산화질화막(SiON)이 불균일하게 증착된다. 이로 인해, 노광 공정 중 포토레지스트에 대한 리워크(Rework) 공정을 실시하는 경우, 비정질 카본의 일부가 소실되어 그 부분에서 리프팅(Lifting) 및 파티클 발생과 같은 소자의 불량 현상을 유발하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스핀온코팅 방식의 다층 유기물 폴리머 하드마스크를 사용하여, 스텝 커버리지 특성을 개선하고, 제2폴리머 하드마스크로 제1폴리머 하드마스크 식각 공정 직전 또는 식각 공정 단계에 있어서, 제2폴리머 하드마스크의 표면에 대한 플라즈마 식각 장치 내에서 적절히 이용한 산화 처리를 하여 제2폴리머 하드마스크의 변형을 방지하여 미세 패턴 형성의 구현에 적합한 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 미세 패턴 형성 방법은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계, 상기 제2폴리머층을 패터닝하는 단계, 패터닝된 상기 제2폴리머층의 표면을 산화시키는 단계, 표면이 산화된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 식각하는 단계, 및 표면이 산화된 상기 제2폴리머층과 식각된 상기 제1폴리머층을 식각 베리어로 하여 상기 식각대상층을 식각하는 단계를 포함한다.
또한, 본 발명은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계, 상기 제2폴리머층을 패터 닝하는 단계, 패터닝된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 일부 두께 식각하면서, 동시에 상기 제2폴리머층의 표면을 산화시키는 단계, 표면이 산화된 상기 제2폴리머층을 식각베리어로 나머지 두께의 상기 제1폴리머층을 식각하는 단계, 및 표면이 산화된 상기 제2폴리머층과 상기 제1폴리머층을 식각 베리어로 하여 상기 식각대상층을 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 식각대상층(12)을 형성한다. 본 발명의 실시예에서는 식각대상층(12)은 도전층, 절연층 또는 실리콘과 같은 반도체층이 될 수 있다.
계속해서, 식각대상층(12) 상에 스핀-코팅(Spin on Coating) 방식을 이용하여 카본을 다량 함유한 제1폴리머층(Carbon-rich polymer, 13)과 실리콘을 다량 함유한 제2폴리머층(Si-rich polymer, 14)을 차례로 형성한다. 제2폴리머층(14)은 실록산(Sioxane) 또는 SSQ(Silsesqioxane) 타입으로 형성하며, 30∼45% 의 실리콘 함 량을 가진다. 다음으로, 제2폴리머층(14)의 소정 영역 상에 포토레지스트 패턴(15)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각 베리어(Etch barrier)로 사용하여 제2폴리머층(14)을 식각하여 제2폴리머 하드마스크(14a)를 형성한다. 이하, 식각된 제2폴리머층(14)을 제2폴리머 하드마스크(14a)라고 약칭한다.
한편, 제2폴리머층(14) 식각은 불소계 가스, 예컨대, CF4 가스를 사용하며, 제2폴리머층(14)의 식각과 동시에 포토레지스트 패턴(15)은 모두 또는 일부 제거된다.
도 1c에 도시된 바와 같이, O2 플라즈마 처리(Plasma treatment)를 실시하여 제2폴리머 하드마스크(14a)의 표면을 산화시킨다. O2 플라즈마 처리는 500Ｗ 이하의 저파워, 100mT 이상의 높은 압력 조건에서 진행하며, 이러한 O2 플라즈마 처리를 통해 제2폴리머 하드마스크(14a)의 표면이 산화되어 SiOx 계열의 폴리머(16)가 형성된다. 저파워, 고압력 조건에서 진행하는 이유는, 기판에 대해 O2 플라즈마 데미지를 최소화하면서 제2폴리머층(14)의 표면 만을 산화시키기 위한 것이다.
도 1d에 도시된 바와 같이, SiOx 계열의 폴리머(16)가 형성된 제2폴리머 하드마스크(14a)를 식각 베리어로 사용하여 제1폴리머층(13)을 식각한다. 제1폴리머층(13)은 N2/O2 또는 N2/H2 가스를 사용하여 식각하는데, 제2폴리머 하드마스크(14a) 의 표면에 SiOx 계열의 폴리머(16)가 형성되어 있으므로, 제1폴리머층(13) 식각시 사용되는 식각 가스에 의한 제2폴리머 하드마스크(14a)의 변형을 방지할 수 있다. 따라서, 제1폴리머층을 식각하면서, 구현하고자 하는 선폭을 유지할 수 있다. 이하, 식각된 제1폴리머층(13)을 제1폴리머 하드마스크(13a)라고 약칭한다.
도 1e에 도시된 바와 같이, SiOx 계열의 폴리머(16)가 형성된 제2폴리머 하드마스크(14a)와 제1폴리머 하드마스크(13a)를 식각 베리어로 식각대상층(12)을 식각하여 식각대상층 패턴(12a)을 형성한다. 이하, 식각된 식각대상층(12)을 식각대상층 패턴(12a)이라고 약칭한다.
상술한 바와 같이, 식각대상층을 식각하기 위한 하드마스크로 카본을 다량 함유한 제1폴리머층과 실리콘을 다량 함유한 제2폴리머층을 하드마스크 사용하여, 단차가 깊은 지역의 스텝 커버리지 특성을 개선할 수 있다.
또한, 제2폴리머층을 식각한 후 O2 플라즈마 처리를 진행하여 제2폴리머층의 표면을 산화시킨 다음, 제1폴리머층을 식각하여 제1폴리머층 식각시 사용하는 식각 가스에 의한 제2폴리머층의 변형을 방지하여 원하는 선폭을 유지하면서, 식각대상층을 식각할 수 있다.
(제2실시예)
도 2a 내지 도 2e는 본 발명의 제2실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 식각대상층(22)을 형성한다. 본 발명의 실시예에서는 식각대상층(22)은 도전층, 절연층 또는 실리콘과 같은 반도체층이 될 수 있다.
계속해서, 식각대상층(22) 상에 스핀-코팅(Spin on Coating) 방식을 이용하여 카본을 다량 함유한 제1폴리머층(Carbon-rich polymer, 23)과 실리콘을 다량 함유한 제2폴리머층(Si-rich polymer, 24)을 차례로 형성한다. 제2폴리머층(24)은 실록산(Sioxane) 또는 SSQ(Silsesqioxane) 타입으로 형성하며, 30∼45% 의 실리콘 함량을 가진다. 다음으로, 제2폴리머층(24)의 소정 영역 상에 포토레지스트 패턴(25)을 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 식각 베리어로 사용하여 제2폴리머층(24)을 식각하여 제2폴리머 하드마스크(24a)를 형성한다. 이하, 식각된 제2폴리머층(24)을 제2폴리머 하드마스크(24a)라고 약칭한다.
한편, 제2폴리머층(24) 식각은 불소계 가스 예컨대, CF4 가스를 사용하며, 제2폴리머층(24)의 식각과 동시에, 포토레지스트 패턴(25)은 모두 또는 일부 제거된다.
도 2c에 도시된 바와 같이, 제2폴리머 하드마스크(24a)를 식각 베리어로 제1폴리머층(23)을 일부 식각한다. 제1폴리머층은(23) N2/O2, N2/O2/CH4 및 N2/O2/C2H2 에서 선택된 플라즈마를 사용하는데, 제1폴리머층(23)의 일부만 식각하기 위해, 식각 속도는 느리고 데미지는 작게 하기 위한 조건, 즉 상대적으로 고압력, 저파워 분 위기에서 식각한다. 자세히는, 100∼500mT의 압력, 100∼500Ｗ의 파워로 하며, 이러한 조건으로 식각되는 제1폴리머층(23)의 두께는 그 총 두께의 1/5∼4/5를 식각한다. 상기와 같은 식각 가스를 사용하며 이 때의 압력과 파워는 후속 식각 공정 조건에 비해 고압력, 저파워 분위기에서 O2 플라즈마와 제2폴리머 하드마스크(24a)가 반응하여 제1폴리머층(23)의 식각과 동시에 산화가 진행된다. 이후, 제2폴리머 하드마스크(24a)의 표면에 SiOx 계열의 폴리머(26)가 형성되며, 도 3a의 TEM 사진을 함께 참조한다.
상기와 같은 식각 가스를 사용하면서 고압력, 저파워 분위기에서 O2 플라즈마와 제2폴리머 하드마스크(24a)가 반응하여, 제1폴리머층(23)의 식각과 동시에 산화가 진행된다. 이후, 제2폴리머 하드마스크(24a)의 표면에 SiOx 계열의 폴리머(26)가 형성되며, 도 3a의 TEM 사진을 함께 참조한다.
도 2d에 도시된 바와 같이, 표면에 SiOx 계열의 폴리머(26)가 형성된 제2폴리머 하드마스크(24a)를 사용하여, 나머지 제1폴리머층(23)을 모두 식각하여 식각대상층(22)의 표면을 노출시킨다. 이 때, 나머지 제1폴리머층(23)은 N2/H2 플라즈마를 사용하는데, 식각 속도는 빠르게 하고 공정 데미지는 줄이기 위해 도 2c에 상술한 공정 조건에 비해 상대적으로 저압력, 고파워 분위기에서 식각한다. 자세히는, 10∼100mT의 압력, 500∼1000Ｗ의 파워 조건으로 진행한다.
이때, 제2폴리머 하드마스크(24a)의 표면에 SiOx 계열의 폴리머(26)가 형성 되어 있으므로, N2/H2 플라즈마에 의한 제2폴리머 하드마스크(24a)의 데미지를 방지할 수 있다. 즉, SiOx 계열의 폴리머(26)가 N2/H2 플라즈마에 의한 제2폴리머 하드마스크(24a)의 손상을 방지하는 기능을 하므로, 제2폴리머 하드마스크(24a)의 변형 없이 제1폴리머층(23)을 식각하여 제1폴리머 하드마스크(23a)를 형성한다. 도 3b의 TEM 사진을 함께 참조하도록 한다. 이하, 식각된 제1폴리머층(23)을 제1폴리머 하드마스크(23a)라고 약칭한다.
도 2e에 도시된 바와 같이, 표면에 SiOx 계열의 폴리머(26)가 형성된 제2폴리머 하드마스크(24a)와 제1폴리머 하드마스크(23a)를 식각 베리어로 식각대상층(22)을 식각하여 식각대상층 패턴(22a)을 형성하며, 도 3c의 TEM 사진을 함께 참조한다. 이하, 식각된 식각대상층(22)을 식각대상층 패턴(22a)이라고 약칭한다.
상술한 바와 같이, 제2폴리머 하드마스크를 형성한 후, O2 플라즈마를 포함하는 식각 가스를 사용하여 제1폴리머층을 일부 식각하는데, 이때 식각과 동시에 제2폴리머층의 표면에 SiOx 계열의 폴리머가 형성된다. 계속해서, SiOx 계열의 폴리머가 형성된 제2폴리머 하드마스크를 사용하여 나머지 제1폴리머층을 모두 식각하는데, 제2폴리머 하드마스크 표면에 SiOx 계열의 폴리머가 형성되어 있으므로, 제1폴리머층 식각시 사용하는 식각 가스에 의한 데미지를 방지하여 구현하고자 하는 선폭을 유지하면서 미세 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 카본을 다량 함유한 제1폴리머층과 실리콘을 다량 함유한 제2폴리머층을 하드마스크로 사용하여, 주변회로영역 상의 깊은 단차를 가지는 지역에서의 스텝 커버리지 특성을 개선하는 효과가 있다.
또한, 제2폴리머 하드마스크로 제1폴리머층 식각시 제2폴리머 하드마스크의 표면에 산화 처리를 실시한 후, 제1폴리머층을 식각하여 제2폴리머 하드마스크의 변형을 방지할 수 있으므로, 패터닝하고자 하는 미세 패턴을 용이하게 구현할 수 있는 효과가 있다.

Claims (21)

  1. 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계;
    상기 제2폴리머층을 패터닝하는 단계;
    패터닝된 상기 제2폴리머층의 표면을 산화시키는 단계;
    표면이 산화된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 식각하는 단계; 및
    표면이 산화된 상기 제2폴리머층과 식각된 상기 제1폴리머층을 식각 베리어로 하여 상기 식각대상층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    패터닝된 상기 실리콘이 다량 함유된 제2폴리머층의 표면을 산화시키는 단계는,
    O2 플라즈마 처리 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 O2 플라즈마 처리에 의해 상기 제2폴리머층의 표면에 Si-O 계열의 폴리머를 형성하여 표면의 산화를 실시하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제2항 또는 3항에 있어서,
    상기 O2 플라즈마 처리는,
    100mT 이상의 압력, 500Ｗ 이하의 압력 조건에서 이루어지는 반도체 소자의 미세 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 제2폴리머층을 패터닝하는 단계는,
    상기 제2폴리머층 상에 포토레지스트 패턴을 형성하는 단계; 및
    불소계 가스를 사용하여 상기 제2폴리머층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제5항에 있어서,
    상기 불소계 가스는,
    CF4 가스를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제1항에 있어서,
    표면이 산화된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 식각하는 단계는,
    N2/O2 또는 N2/H2 가스를 사용하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 제1폴리머층과 상기 제2폴리머층은,
    스핀온코팅에 의해 상기 식각대상층 상에 형성되는 반도체 소자의 미세 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 제2폴리머층은,
    실록산(Sioxane) 또는 SSQ(Silsesqioxane) 타입으로 형성하며, 실리콘의 함 량이 30∼45% 인 반도체 소자의 미세 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 식각대상층은,
    도전층, 절연층 및 반도체 기판의 그룹에서 선택된 어느 하나인 반도체 소자의 미세 패턴 형성 방법.
  11. 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계;
    상기 제2폴리머층을 패터닝하는 단계;
    패터닝된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 일부 두께 식각하면서, 동시에 상기 제2폴리머층의 표면을 산화시키는 단계;
    표면이 산화된 상기 제2폴리머층을 식각베리어로 나머지 두께의 상기 제1폴리머층을 식각하는 단계; 및
    표면이 산화된 상기 제2폴리머층과 상기 제1폴리머층을 식각 베리어로 하여 상기 식각대상층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제11항에 있어서,
    패터닝된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 일부 두께 식각하면서, 동시에 상기 제2폴리머층의 표면을 산화시키는 단계는,
    식각 데미지의 방지를 우선시 하기 위하여 나머지 두께의 상기 제1폴리머층을 식각하는 단계보다 상대적으로 고압력, 저파워 조건에서 진행하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 고압력, 저파워 조건은,
    100∼500mT의 압력, 10∼500Ｗ의 파워 조건에서 진행하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제11항에 있어서,
    상기 표면이 산화된 상기 제2폴리머층을 식각베리어로 나머지 두께의 상기 제1폴리머층을 식각하는 단계는,
    식각 속도를 우선시 하기 위하여, 상기 제2폴리머층의 표면을 산화시키는 단계보다 상대적으로 저압력, 고파워 조건에서 진행하는 반도체 소자의 미세 패턴 형성 방법.
  15. 제14항에 있어서,
    상기 저압력, 고파워 조건은,
    10∼100mT의 압력, 500∼1000Ｗ의 파워 조건에서 진행하는 반도체 소자의 미세 패턴 형성 방법.
  16. 제12항에 있어서,
    패터닝된 상기 제2폴리머층을 식각 베리어로 상기 제1폴리머층을 일부 두께 식각하면서, 동시에 상기 제2폴리머층의 표면을 산화시키는 단계는,
    N2/O2 또는 N2/O2/CH4 또는 N2/O2/C2H2 플라즈마를 사용하는 반도체 소자의 미세 패턴 형성 방법.
  17. 제11항에 있어서,
    상기 제2폴리머층을 패터닝하는 단계는,
    상기 제2폴리머층 상에 포토레지스트 패턴을 형성하는 단계; 및
    불소계 가스를 사용하여 상기 제2폴리머층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  18. 제17항에 있어서,
    상기 불소계 가스는,
    CF4 가스를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제11항에 있어서,
    상기 제1폴리머층과 상기 제2폴리머층은,
    스핀온코팅에 의해 상기 식각대상층 상에 형성되는 반도체 소자의 미세 패턴 형성 방법.
  20. 제19항에 있어서,
    상기 제2폴리머층은,
    실록산(Sioxane) 또는 SSQ(Silsesqioxane) 타입으로 형성하며, 실리콘의 함량이 30∼45% 인 반도체 소자의 미세 패턴 형성 방법.
  21. 제11항에 있어서,
    상기 식각대상층은,
    도전층, 절연층 및 반도체 기판의 그룹에서 선택된 어느 하나인 반도체 소자의 미세 패턴 형성 방법.
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