KR100965774B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 양측벽에 Si-O 결합을 포함하는 폴리머층을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 Si-O 결합을 포함하는 폴리머층을 식각 베리어로 상기 피식각층을 식각하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 스페이서 패터닝 기술에 있어서 포토레지스트 패턴의 양측벽에 Si-O 결합을 포함하는 폴리머층을 형성함으로써 후속 포토레지스트 패턴 제거시 폴리머층의 손실을 방지하여 하부층의 식각을 용이하게 할 수 있다.
스페이서 패터닝 기술, SiOx 폴리머층, 탄소 함유 폴리머층

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 패턴의 미세화가 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.
이러한 문제를 해결하기 위하여 2번의 포토리소그라피 공정을 이용하여 미세 패턴을 형성하는 이중 노광 식각 기술(DEET : Double Exposure and Etch Technology)이 제안되었으나 이는 중첩(overlay) 문제를 초래하여, 최근에는 스페이서 패터닝 기술(SPT : Spacer Patterning Technology)이 연구되고 있다.
도1a 내지 도1d는 종래 기술에 따른 스페이서 패터닝 기술을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 피식각층(10) 상에 하드마스크(11)를 형성한 후, 하드마스크(11) 상에 포토레지스트 패턴(12)을 형성한다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(12)을 포함하는 결과물의 전면에 스페이서용 물질막(13)을 형성한 후, 도1c에 도시된 바와 같이, 스페이서 식각을 수행하여 포토레지스트 패턴(12)의 양측벽에 스페이서(13a)를 형성한다.
도1d에 도시된 바와 같이, O2 플라즈마를 이용하는 포토레지스트 스트립 공정으로 포토레지스트 패턴(12)을 제거한다.
이어서, 본 명세서에서는 도시되지 않았으나, 스페이서(13a)를 이용하여 하부의 하드마스크(11) 및 피식각층(10)을 식각함으로써 노광 한계 수준 이하의 피치(pitch)를 갖는 피식각층(10) 패턴을 형성할 수 있다.
여기서, 상기의 스페이서(13a)는 하부층의 식각 베리어로 작용하는 것으로서 그 두께가 정밀하게 제어되어야 한다. 따라서, 상기의 스페이서용 물질막(13) 형성 공정시 위치 및 두께를 정밀하게 제어할 수 있는 기술이 요구되고 있으며, 그에 따라 스페이서용 물질막(13) 형성 공정은 미국특허 제6,916,746호에 개시된 기술 즉, 가스 화학물질을 주기적으로 조절하여 증착 및 식각을 반복 수행함으로써 원하는 위치에 원하는 두께의 폴리머(polymer)층을 형성하는 기술을 이용하여 수행되는 것이 바람직하다. 그런데, 이 기술에서 폴리머층은 일반적으로 CXHY(예를 들어, C2H6, CH4) 기체, CXHYFZ(예를 들어, CH3F, CH2F2) 기체 등을 이용하여 형성되기 때문에 탄소를 다량 함유하게 된다. 이와 같은 탄소 함유 폴리머층은 포토레지스트 패턴(12) 과의 선택비를 확보하기가 어려워 포토레지스트 패턴(12)의 제거시 크게 손실되기 때문에 하부층(하드마스크(11) 및 피식각층(10))의 식각 베리어로서의 기능을 상실하는 문제점이 있다.
도2는 포토레지스트 패턴 제거시 탄소 함유 폴리머층의 손실 정도를 나타내는 도면으로, (a)는 포토레지스트 패턴 전면에 탄소 함유 폴리머층을 형성한 경우를 나타내고, (b)는 스페이서 식각을 수행하여 포토레지스트 패턴 양측벽에 탄소 함유 폴리머층을 잔류시키는 경우를 나타내고, (c)는 포토레지스트 패턴 제거 공정을 수행하는 경우를 나타낸다.
도2의 (c)를 참조하면, 포토레지스트 패턴 제거 공정시 오히려 탄소 함유 폴리머층이 손실되는 정도가 포토레지스트 패턴의 제거 정도보다 더욱 큼을 알 수 있다. 따라서, 탄소 함유 폴리머층을 식각 베리어로 하부층을 식각하기는 매우 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스페이서 패터닝 기술에 있어서 포토레지스트 패턴의 양측벽에 Si-O 결합을 포함하는 폴리머층을 형성함으로써 후속 포토레지스트 패턴 제거시 폴리머층의 손실을 방지하여 하부층의 식각을 용이하게 할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 양측벽에 Si-O 결합을 포함하는 폴리머층을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 Si-O 결합을 포함하는 폴리머층을 식각 베리어로 상기 피식각층을 식각하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 스페이서 패터닝 기술에 있어서 포토레지스트 패턴의 양측벽에 Si-O 결합을 포함하는 폴리머층을 형성함으로써 후속 포토레지스트 패턴 제거시 폴리머층의 손실을 방지하여 하부층의 식각을 용이하게 할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 피식각층(30) 상에 하드마스크(31)를 형성한다. 이때, 하드마스크(31)는 단일막 또는 복수의 막이 적층된 다층막으로 이루어질 수 있다.
이어서, 하드마스크(31) 상에 포토레지스트 패턴(32)을 형성한다.
도3b에 도시된 바와 같이, 포토레지스트 패턴(32)을 포함하는 결과물의 전면에 Si-O 결합을 포함하는 폴리머층(33)을 형성한다. 여기서, Si-O 결합을 포함하는 폴리머층(33)은, Si-O의 결합을 갖는 SiOX 폴리머층뿐만 아니라, Si-0 결합에 C, H, F 등의 원소가 단독 또는 복합적으로 결합된 폴리머층 즉, SiOXFY 폴리머층, SiOXHY 폴리머층, SiOXCY 폴리머층, SiOXCYHZ 폴리머층 등을 나타낸다. 여기서, x,y,z는 각각 Si에 결합되는 원소의 비율로서 0.5 내지 2의 값을 갖는 것이 바람직하다.
여기서 상기의 Si-O 결합을 포함하는 폴리머층(33)은 전술한 미국특허 제6,916,746호에 개시된 기술 즉, 가스 화학물질을 주기적으로 조절하여 증착 및 식 각을 반복 수행하는 기술을 이용함으로써, 원하는 위치에 원하는 두께로 형성될 수 있다. 예를 들어, 본 도면에서와 같이 포토레지스트 패턴(32)에 의하여 노출된 하드마스크(31) 상부 및 포토레지스트 패턴(32) 상부에서보다, 포토레지스트 패턴(32)의 측벽에서 더 두꺼운 폴리머층(33)을 형성할 수 있다. 또는, 본 도면에 도시되지 않았으나, 후속 스페이서 식각 공정의 생략을 위하여 포토레지스트 패턴(32)의 측벽에만 폴리머층(33)을 형성할 수도 있다.
또한, Si-O 결합을 포함하는 폴리머층(33)의 형성은 Si 포함 기체와 CXHYFZ(예를 들어, CH3F, CH2F2) 기체, CXHY(예를 들어, C2H6, CH4) 기체, CXFY(예를 들어, CF4, C4F6) 기체 중 선택되는 하나 이상의 기체와 Ar 기체를 이용하여 수행될 수 있다. 이와 같은 가스를 이용하여 폴리머층(33)의 형성시, 포토레지스트 패턴(32)을 이루는 C-H-0 결합을 갖는 물질의 O와 Si 포함 기체의 Si이 반응하여 Si-0 결합을 포함하는 폴리머층(33)이 형성되는 것이다.
도3c에 도시된 바와 같이, 스페이서 식각을 수행하여 포토레지스트 패턴(32)의 양측벽에만 Si-O 결합을 포함하는 폴리머층(33)을 잔류하게 한다.
도3d에 도시된 바와 같이, O2 플라즈마를 이용하는 포토레지스트 스트립 공정으로 포토레지스트 패턴(32)을 제거한다. 이때, Si-O 결합을 포함하는 폴리머층(33)은 O2 플라즈마에 의하여 더욱 경화되는 특성을 갖기 때문에, 후속 하부층 식각시 식각 베리어로 작용하기 용이하다.
도3e에 도시된 바와 같이, Si-O 결합을 포함하는 폴리머층(33)을 식각 베리 어로 하부의 하드마스크(31) 및 피식각층(30)을 식각함으로써 노광 한계 수준 이하의 피치를 갖는 피식각층(30) 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1d는 종래 기술에 따른 스페이서 패터닝 기술을 설명하기 위한 공정 단면도.
도2는 포토레지스트 패턴 제거시 탄소 함유 폴리머층의 손실 정도를 나타내는 도면.
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 피식각층 31 : 하드마스크
32 : 포토레지스트 패턴 33 : Si-O 결합을 포함하는 폴리머층

Claims (10)

  1. 피식각층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 양측벽에 SiOX 폴리머층 또는 Si-O 결합에 C, H, 또는 F 중 선택되는 하나 이상의 원소가 결합된 폴리머층을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 Si-O 결합을 포함하는 폴리머층을 식각 베리어로 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 피식각층과 상기 포토레지스트 패턴 사이에는 하드마스크가 개재되는
    반도체 소자의 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 폴리머층 형성 단계는,
    상기 포토레지스트 패턴을 포함하는 결과물의 전면에 SiOX 폴리머층 또는 Si-O 결합에 C, H, 또는 F 중 선택되는 하나 이상의 원소가 결합된 폴리머층을 증착하는 단계; 및
    스페이서 식각을 수행하는 단계를 포함하는
    반도체 소자의 미세 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 폴리머층 형성 단계는,
    증착 및 식각을 주기적으로 반복함으로써 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  5. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서,
    상기 SiOX 폴리머층 또는 Si-O 결합에 C, H, 또는 F 중 선택되는 하나 이상의 원소가 결합된 폴리머층 형성 단계는,
    Si 포함 기체와, CXHYFZ 기체, CXHY 기체, CXFY 기체 중 선택되는 하나 이상의 기체와, Ar 기체를 이용하여 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 포토레지스트 패턴 제거 단계는,
    O2 플라즈마를 이용하는 포토레지스트 스트립 공정으로 수행되는
    반도체 소자의 미세 패턴 형성 방법.
  7. 제6항에 있어서,
    상기 포토레지스트 패턴 제거 단계에서,
    상기 SiOX 폴리머층 또는 Si-O 결합에 C, H, 또는 F 중 선택되는 하나 이상의 원소가 결합된 폴리머층이 경화되는
    반도체 소자의 미세 패턴 형성 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 Si-O 결합에 C, H, 또는 F 중 선택되는 하나 이상의 원소가 결합된 폴리머층은,
    SiOXFY 폴리머층, SiOXHY 폴리머층, SiOXCY 폴리머층, 또는 SiOXCYHZ 폴리머층 중 어느 하나인
    반도체 소자의 미세 패턴 형성 방법.
  10. 제9항에 있어서,
    상기 x,y,z는 각각 0.5 내지 2의 값을 갖는
    반도체 소자의 미세 패턴 형성 방법.
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