KR20090044834A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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KR20090044834A
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Abstract

본 발명은 반도체 기판 상부에 피식각층, 제1하드마스크막, 제2하드마스크막 및 제1감광막 패턴을 포함하는 적층 구조를 형성하는 단계와, 상기 제1감광막 패턴을 마스크로 하여 상기 제2하드마스크막을 식각하여 제2하드마스크막 패턴을 형성한 후, 제1감광막 패턴을 제거하는 단계와, 상기 제2하드마스크막 패턴의 일측 또는 양측의 상기 제1하드마스크막 상에 제2감광막 패턴을 형성하는 단계와, 상기 제2하드마스크막 패턴 및 상기 제2감광막 패턴을 마스크로 하여 상기 제1하드마스크막을 식각하여 각각 제1 및 제2하드마스크막의 적층 패턴 및 제1하드마스크막 패턴을 형성한 후, 제2감광막 패턴을 제거하는 단계와, 상기 제1 및 제2하드마스크막의 적층 패턴 측벽에 제1스페이서를 형성하고, 상기 제1하드마스크막 패턴 측벽에 제2스페이서를 형성하는 단계와, 상기 제1하드마스크막 패턴을 제거하는 단계와, 상기 적층패턴 및 제2스페이서를 마스크로 하여 상기 피식각층을 식각하여 각각 제1피식각층 패턴 및 제2피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 개시한다.

Description

반도체 소자의 패턴 형성 방법{Method of Forming Pattern of Semiconductor Device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 식각되는 성질이 서로 다른 2개의 하드마스크막을 이용하는 동시에 스페이서 패터닝 기술 (Spacer Patterning Technology)을 수행함으로써, 다양한 크기의 패턴 형성을 가능하게 하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
노광 장비의 해상도 보다 작은 피치의 패턴을 형성하는 위한 여러가지 방법들이 연구, 사용되어지고 있는데, 그 중 하나가 스페이서 패터닝 기술이다.
도 1a 내지 도 1f 는 종래 기술에 따른 반도체 소자의 패턴 형성방법을 설명하기 위해 도시한 단면도로서, 스페이서 패터닝 기술을 이용하고 있다.
도 1a 를 참조하면, 반도체 기판(10) 상부에 피식각층(12), 복수개의 하드마스크막(14,16) 및 감광막을 순차적으로 형성한다. 다음, 상기 감광막을 노광 및 현상하여 패터닝함으로써 감광막 패턴(18)을 형성한다.
도 1b 를 참조하면, 감광막 패턴(18)을 마스크로 하여 3층의 하드마스크막(16)을 식각하여 하드마스크막 패턴(16a)을 형성한다.
도 1c 를 참조하면, 감광막 패턴(18) 및 상부 2층의 하드마스크막(16a)을 이들에 대한 선택비가 동등한 방법으로 제거한다.
다음, 남아 있는 최하부 1층의 하드마스크막 패턴(16a)을 포함하는 하드마스크막(14)의 전체 구조 상부에 폴리실리콘막을 형성한 다음, 상기 폴리실리콘막을 전면 식각하여 하드마스크막 패턴(16a)의 측벽에 스페이서(22)를 형성한다.
도 1d 를 참조하면, 스페이서(22) 사이의 하드마스크막 패턴(16a)을 스페이서(22)와의 선택비 차이를 가지는 방법으로 제거한다.
도 1e 를 참조하면, 스페이서(22)를 마스크로 하여 하드마스크막(14)을 식각하여 하드마스크막 패턴(14a)을 형성한다.
도 1f 를 참조하면, 하드마스크막 패턴(14a)과 스페이서(22)의 적층 패턴을 마스크로 하여 피식각층(12)을 식각하여 피식각층 패턴(12a)을 형성한다.
상기 종래 기술에 따른 스페이서 패터닝 기술을 이용할 경우에는 스페이서(22)의 두께에 해당하는 크기의 패턴만이 형성되는 문제가 있다. 그러나, 실제 설계에서는 다양한 크기의 패턴을 요구한다. 따라서, 종래 기술에 따르면 스페이서의 두께와 동일한 크기의 패턴만이 형성되기 때문에 다양한 크기의 패턴을 형성하기 위하여 별도의 패터닝 공정을 더 수행해야 하는 번거로움이 있다.
상기 종래기술의 문제점을 해결하기 위한 본 발명의 목적은, 식각되는 성질이 서로 다른 2개의 하드마스크막을 이용하는 동시에 스페이서 패터닝 기술을 수행함으로써, 작은 패턴이 요구되는 영역에는 스페이서만을 마스크로 이용하여 패터닝하고, 큰 패턴이 요구되는 영역에는 스페이서와 함께 하드마스크막 패턴을 함께 마스크로 이용하여 패터닝함으로써, 한 번의 패터닝만으로 다양한 크기의 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여, 본 발명에서는
반도체 기판 상부에 피식각층, 제1하드마스크막, 제2하드마스크막 및 제1감광막 패턴을 포함하는 적층 구조를 형성하는 단계;
상기 제1감광막 패턴을 마스크로 하여 상기 제2하드마스크막을 식각하여 제2하드마스크막 패턴을 형성한 후, 제1감광막 패턴을 제거하는 단계;
상기 제2하드마스크막 패턴의 일측 또는 양측의 상기 제1하드마스크막 상에 제2감광막 패턴을 형성하는 단계;
상기 제2하드마스크막 패턴 및 상기 제2감광막 패턴을 마스크로 하여 상기 제1하드마스크막을 식각하여 각각 제1 및 제2하드마스크막의 적층 패턴 및 제1하드마스크막 패턴을 형성한 후, 제2감광막 패턴을 제거하는 단계;
상기 제1 및 제2하드마스크막의 적층 패턴 측벽에 제1스페이서를 형성하고, 상기 제1하드마스크막 패턴 측벽에 제2스페이서를 형성하는 단계;
상기 제1하드마스크막 패턴을 제거하는 단계;
상기 적층패턴 및 제2스페이서를 마스크로 하여 상기 피식각층을 식각하여 각각 제1피식각층 패턴 및 제2피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.
상기 제1하드마스크막은 폴리실리콘막을 사용하여 형성하고, 상기 제2하드마스크막은 산화막을 사용하여 형성하며, 상기 제1스페이서 및 상기 제2스페이서는 질화막을 사용하여 형성하고,
상기 제1하드마스크막은 1000Å 내지 2000Å, 상기 제2하드마스크막은 2000Å 내지 4000Å, 상기 제1스페이서 및 상기 제2스페이서는 2000Å 내지 5000Å의 두께로 형성하며,
상기 제1하드마스크막 패턴을 제거하는 단계는 불화탄소 및 산소를 식각 가스로 이용하고,
상기 제1피식각층 패턴의 크기는 상기 제2피식각층 패턴의 크기보다 더 크며,
상기 제1감광막 패턴 및 상기 제2감광막 패턴을 형성하는 단계는 365㎚의 i-선 광원, 248㎚의 KrF 광원, 193㎚의 ArF 광원, 157㎚의 F2 광원 및 13㎚의 EUV 로 이루어진 군으로부터 선택된 파장의 광원을 이용하는 것을 특징으로 한다.
본 발명에서는 식각되는 성질이 서로 다른 2개의 하드마스크막을 이용하는 동시에 스페이서 패터닝 기술을 수행함으로써, 한번의 패터닝만으로 2 종류의 크기를 갖는 패턴을 형성할 수 있어, 설계 디자인에 대응할 수 있다. 또한, 본 발명에서는 하드마스크를 2개 이상 사용할 경우 더욱 다양한 크기의 패턴 형성이 가능하다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.이다.
도 2a 를 참조하면, 반도체 기판(110) 상부에 피식각층(112), 제1하드마스크막(114) 및 제2하드마스크막(116)을 순차적으로 형성한다.
상기 피식각층(112)은 PE-TEOS막을 사용하여 1000Å 내지 2000Å 두께로 형성하고, 제1하드마스크막(114)은 폴리실리콘막을 사용하여 1000Å 내지 2000Å 두께로 형성하며, 제2하드마스크막(116)은 산화막을 사용하여 2000Å 내지 4000Å 두께로 형성한다.
다음, 제2하드마스크막(116) 상부에 제1감광막을 형성한 후, 상기 제1감광막을 노광 및 현상하여 패터닝함으로써, 소오스 선택 라인 영역에 제1감광막 패턴(118)을 형성한다.
도 2b 를 참조하면, 제1감광막 패턴(118)을 마스크로 하여 제2하드마스크 막(116)을 식각하여 제2하드마스크막 패턴(116a)을 형성한 후, 제1감광막 패턴(118)을 제거한다.
다음, 제2하드마스크막 패턴(116a)을 포함하는 제1하드마스크막(114)의 전체 구조 상부에 제2감광막을 형성한 후, 상기 제2감광막을 노광 및 현상하여 패터닝함으로써, 제2하드마스크막 패턴(116a)의 일측 또는 양측의 제1하드마스크막(114) 상에 제2감광막 패턴(120)을 형성한다.
도 2c 를 참조하면, 제2하드마스크막 패턴(116a) 및 제2감광막 패턴(120)을 각각 마스크로 하여 제1하드마스크막(114)을 식각하여 제1하드마스크막 패턴(114a)을 형성한 후, 제2감광막 패턴(120)을 제거한다.
그 결과, 피식각층(112) 상부의 양측에는 제1하드마스크막(114)과 제2하드마스크막(116)의 적층 패턴(114a,116a)이 형성되고, 상기 적층 패턴의 사이에는 제1하드마스크막 패턴(114a)이 형성된다.
도 2d 를 참조하면, 제1하드마스크막(114)과 제2하드마스크막(116)의 적층 패턴(114a,116a) 및 제1하드마스크막 패턴(114a)을 포함하는 피식각층(112)의 전체 구조 상부에 질화막을 1000Å 내지 5000Å의 두께로 증착하여 스페이서용막을 형성한다.
다음, 상기 스페이서용막을 전면 식각하여 제1하드마스크막(114)과 제2하드마스크막(116)의 적층 패턴(114a,116a) 측벽에 제1스페이서(122a)를 형성하고, 제1하드마스크막 패턴(114a) 측벽에 제2스페이서(122b)를 형성한다.
도 2e 를 참조하면, 제2스페이서(122b) 사이의 제1하드마스크막 패턴(114a) 을 제2스페이서(122b)와 선택비 차이를 가지도록 불화탄소 및 산소를 식각 가스로 이용하여 제거한다. 이때, 제1하드마스크막(114)과 제2하드마스크막(116)의 적층 패턴(114a,116a)의 경우 제2하드마스크막 패턴(116a)이 배리어 역할을 하기 때문에 제1하드마스크막 패턴(114a)이 제거되지 않는다.
그 결과, 피식각층(112) 상부의 양측에는 제1스페이서(122a)가 형성된 적층 패턴(114a,116a)이 존재하고, 제1스페이서(122a)가 형성된 적층 패턴(114a,116a)의 사이에는 이 보다 작은 크기의 제2스페이서(122b)가 존재한다.
도 2f 를 참조하면, 제1스페이서(122a)가 형성된 적층패턴(114a,116a)을 마스크로 하여 피식각층(112)을 식각하여 제1피식각층 패턴(112a)을 형성하고, 또한 제2스페이서(122b)만을 마스크로 하여 피식각층(112)을 식각하여 상기 적층 패턴보다 작은 크기의 제2피식각층 패턴(112b)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에서는 작은 패턴이 요구되는 영역의 경우 제2스페이서(122b)만을 마스크로 이용하기 위해 제1하드마스크막 패턴(114a)을 제거하더라도, 큰 패턴이 요구되는 영역의 경우 제1하드마스크막 패턴(114a)이 식각되는 수단에 의해 제2하드마스크막 패턴(116a)은 식각되지 않고 배리어 역할을 하기 때문에 그 하부의 제1하드마스크막 패턴(114a)이 제거되는 것을 방지해 준다.
요컨대, 본 발명에서는 식각되는 성질이 서로 다른 제1하드마스크막(114)과 제2하드마스크막(116)을 이용하는 동시에 스페이서 패터닝 기술을 수행함으로써, 작은 패턴이 요구되는 영역에는 제2스페이서(122b)만을 마스크로 이용하여 패터닝하고, 큰 패턴이 요구되는 영역에는 제1스페이서(122a)와 함께 제1하드마스크 막(114)과 제2하드마스크막(116)의 적층 패턴(114a,116a)을 마스크로 이용하여 패터닝함으로써, 한 번의 패터닝만으로 두 종류의 크기를 갖는 패턴을 형성할 수 있는 것이다.
아울러, 본 발명에서는 식각되는 성질이 서로 다른 하드마스크막을 2개 이상 이용함으로써 더욱 다양한 크기의 패턴 형성도 가능하다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 DRAM 뿐만 아니라 SRAM, 플래쉬 및 로직 등에 적용이 가능하다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1f 는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 피식각층
12a : 피식각층 패턴 14, 16 : 하드마스크막
14a, 16a : 하드마스크막 패턴 18 : 감광막 패턴
22 : 스페이서 112a : 제1피식각층 패턴
112b : 제2피식각층 패턴 114 : 제1하드마스크막
114a : 제1하드마스크막 패턴 116 : 제2하드마스크막
116a : 제2하드마스크막 패턴 118 : 제1감광막 패턴
120 : 제2감광막 패턴 122a : 제1스페이서
122b : 제2스페이서

Claims (12)

  1. 반도체 기판 상부에 피식각층, 제1하드마스크막, 제2하드마스크막 및 제1감광막 패턴을 포함하는 적층 구조를 형성하는 단계;
    상기 제1감광막 패턴을 마스크로 하여 상기 제2하드마스크막을 식각하여 제2하드마스크막 패턴을 형성한 후, 제1감광막 패턴을 제거하는 단계;
    상기 제2하드마스크막 패턴의 일측 또는 양측의 상기 제1하드마스크막 상에 제2감광막 패턴을 형성하는 단계;
    상기 제2하드마스크막 패턴 및 상기 제2감광막 패턴을 마스크로 하여 상기 제1하드마스크막을 식각하여 각각 제1 및 제2하드마스크막의 적층 패턴 및 제1하드마스크막 패턴을 형성한 후, 제2감광막 패턴을 제거하는 단계;
    상기 제1 및 제2하드마스크막의 적층 패턴 측벽에 제1스페이서를 형성하고, 상기 제1하드마스크막 패턴 측벽에 제2스페이서를 형성하는 단계;
    상기 제1하드마스크막 패턴을 제거하는 단계;
    상기 적층패턴 및 제2스페이서를 마스크로 하여 상기 피식각층을 식각하여 각각 제1피식각층 패턴 및 제2피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 청구항 1 에 있어서,
    상기 제1하드마스크막은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 청구항 1 에 있어서,
    상기 제2하드마스크막은 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 청구항 1 에 있어서,
    상기 제1스페이서 및 상기 제2스페이서는 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 청구항 1 에 있어서,
    상기 제1하드마스크막은 1000Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 청구항 1 에 있어서,
    상기 제2하드마스크막은 2000Å 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 청구항 1 에 있어서,
    상기 제1스페이서 및 상기 제2스페이서는 1000Å 내지 5000Å의 두께로 형성 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 청구항 1 에 있어서,
    상기 제1하드마스크막 패턴을 제거하는 단계는 불화탄소 및 산소를 식각 가스로 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 청구항 1 에 있어서,
    상기 제1피식각층 패턴의 크기가 상기 제2피식각층 패턴의 크기보다 더 큰 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 청구항 1 에 있어서,
    상기 제1감광막 패턴 및 상기 제2감광막 패턴을 형성하는 단계는 365㎚의 i-선 광원, 248㎚의 KrF 광원, 193㎚의 ArF 광원, 157㎚의 F2 광원 및 13㎚의 EUV 로 이루어진 군으로부터 선택된 파장의 광원을 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  11. 청구항 1 에 있어서,
    상기 제1감광막 패턴은 소오스 선택 라인 영역에 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  12. 반도체 기판 상부에 피식각층, 제1하드마스크막 및 제2하드마스크막을 포함하는 적층 구조를 형성하는 단계;
    상기 제2하드마스크막 상의 소오스 선택 라인 영역에 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴을 마스크로 하여 상기 제2하드마스크막을 식각하여 제2하드마스크막 패턴을 형성한 후, 제1감광막 패턴을 제거하는 단계;
    상기 제2하드마스크막 패턴의 일측 또는 양측의 상기 제1하드마스크막 상에 제2감광막 패턴을 형성하는 단계;
    상기 제2하드마스크막 패턴 및 상기 제2감광막 패턴을 마스크로 하여 상기 제1하드마스크막을 식각하여 각각 제1 및 제2하드마스크막의 적층 패턴과 제1하드마스크막 패턴을 형성한 후, 제2감광막 패턴을 제거하는 단계;
    상기 제1 및 제2하드마스크막의 적층 패턴 측벽에 제1스페이서를 형성하고, 상기 제1하드마스크막 패턴 측벽에 제2스페이서를 형성하는 단계;
    상기 제1하드마스크막 패턴을 제거하는 단계;
    상기 적층패턴 및 제2스페이서를 각각 마스크로 하여 상기 피식각층을 식각하여 제1피식각층 패턴 및 제2피식각층 패턴을 형성하는 단계를 포함하는 플래쉬 메모리 제조 방법.
KR1020070111097A 2007-11-01 2007-11-01 반도체 소자의 패턴 형성 방법 KR20090044834A (ko)

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