KR20080038998A - 반도체 소자의 듀얼 다마신 형성방법 - Google Patents

반도체 소자의 듀얼 다마신 형성방법 Download PDF

Info

Publication number
KR20080038998A
KR20080038998A KR1020060106611A KR20060106611A KR20080038998A KR 20080038998 A KR20080038998 A KR 20080038998A KR 1020060106611 A KR1020060106611 A KR 1020060106611A KR 20060106611 A KR20060106611 A KR 20060106611A KR 20080038998 A KR20080038998 A KR 20080038998A
Authority
KR
South Korea
Prior art keywords
film
soc
mfhm
layer
forming
Prior art date
Application number
KR1020060106611A
Other languages
English (en)
Inventor
노치형
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060106611A priority Critical patent/KR20080038998A/ko
Publication of KR20080038998A publication Critical patent/KR20080038998A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 듀얼 다마신 형성방법에 관한 것으로, 제1 절연막, 식각 정지막 및 제2 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 제2 절연막 상부에 실리콘이 함유된 MFHM(Multi Function Hard Mask)막 및 SOC(Spin On Carbon)막을 형성하는 단계와, 상기 SOC막, MFHM막, 제2 절연막, 식각 정지막 및 제1 절연막의 일부를 식각하여 콘택홀을 형성하는 단계와, 상기 SOC막, MFHM막 및 제2 절연막을 식각하여 트렌치를 형성하는 단계로 이루어진다.
식각 내성, 공정 마진, 듀얼 다마신 패턴, SOC막, MFHM막

Description

반도체 소자의 듀얼 다마신 형성방법{Method of forming a Dual Damascene in a semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 식각 정지막 106 : 제2 절연막
108 : MFHM막 110 : SOC막
112 : 제1 포토레지스트막 114, 120 : 노광 마스크
116 : 콘택홀 118 : 제2 포토레지스트막
122 : 트렌치
본 발명은 반도체 소자의 듀얼 다마신 형성방법에 관한 것으로, 특히, 식각 내성을 증가시키면서 식각 공정 마진을 향상시키기 위한 반도체 소자의 듀얼 다마신 형성방법에 관한 것이다.
최근 반도체 소자의 금속 배선에서 콘택홀과 트렌치로 이루어진 듀얼 다마신(Dual Damascene) 패턴 형성 공정시 트렌치 패턴 형성 공정에서는 일반적인 포토레지스트막을 사용하여 마스크 공정과 식각 공정이 적용되고 있다.
그러나, 반도체 소자가 고집적화되어 감에 따라 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있다. 패턴 미세화가 계속 진행되면서 마스크 공정에서 포토레지스트막의 두께 또한 얇아져야 한다.
그러나, 포토레지스트막의 두께가 얇아지면, 식각 공정시 식각 마진이 부족하여 하부에 형성된 물질이 일부 식각되어 공정 마진이 감소하게 된다. 또한, 이러한 공정 마진 부족으로 인하여 반도체 소자의 특성이 악화 된다.
따라서, 현재 소자의 고집적화로 인하여 패턴의 극소화 및 정밀성이 더욱더 요구되고 있는 추세이며, 반도체 공정에서 작업의 용이성을 확보하기 위하여 고전적인 방법에서 발생하는 오차를 감소시키려는 방안에 대해 많은 연구들이 행해지고 있다.
본 발명은 MFHM(Multi Function Hard Mask)막과 SOC(Spin On Carbon)막을 적용하여 듀얼 다마신 형성 공정을 실시하여 식각 내성을 증가시키면서 식각 공정 마 진을 향상시키는 것입니다.
본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 형성방법은, 제1 절연막, 식각 정지막 및 제2 절연막이 형성된 반도체 기판이 제공된다. 제2 절연막 상부에 실리콘이 함유된 MFHM(Multi Function Hard Mask)막 및 SOC(Spin On Carbon)막을 형성한다. SOC막, MFHM막, 제2 절연막, 식각 정지막 및 제1 절연막의 일부를 식각하여 콘택홀을 형성한다. SOC막, MFHM막 및 제2 절연막을 식각하여 트렌치를 형성한다.
상기에서, MFHM막은 실리콘의 고형분 함유량이 15%/Wt 내지 60%/Wt로 구성된다. MFHM막은 2개 내지 10개의 탄소 원소로 구성된 폴리머(polymer) 용액을 코팅 장비로 도포하여 형성한다. SOC막은 2개 내지 10개의 탄소 원소로 구성된 폴리머 용액을 코팅 장비로 도포하여 형성한다. SOC막을 형성한 후, 열처리 공정을 실시하여 MFHM막과 SOC막을 경화시킨다. 열처리 공정은 200℃ 내지 500℃의 온도에서 실시한다. SOC막을 형성한 후, SOC막 상부에 하드 마스크막을 형성한다. 하드 마스크막은 실리콘산화질화막(SiON), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)으로 형성한다. 트렌치를 형성한 후, MFHM막 및 SOC막을 제거한다. MFHM막 및 SOC막은 산소 플라즈마를 이용하여 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신(Dual Damascene) 형성방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 게이트, 소스 콘택, 드레인 콘택 등 소정의 구조가 형성된 반도체 기판(100) 상부에 제1 절연막(102), 식각 정지막(104) 및 제2 절연막(106)을 형성한다. 이때, 제1 절연막(102)은 산화막으로 형성하고, 식각 정지막(104)은 질화막으로 형성하며, 제2 절연막(106)은 산화막으로 형성한다. 제2 절연막(106) 상부에 실리콘이 함유된 MFHM(Multi Function Hard Mask)막(108)을 형성한다. 이때, MFHM막(108)은 실리콘의 고형분 함유량이 15%/Wt 내지 60%/Wt로 구성되고, 2개 내지 10개의 탄소 원소로 구성된 폴리머(polymer) 용액을 코팅 장비로 도포하여 형성한다. MFHM막(108)은 후속 공정인 식각 공정시 식각 내성이 일반 폴리머에 비해 뛰어나 반도체 기판(100)에 손상을 주지 않고 식각 공정을 진행할 수 있다.
MFHM막(108) 상부에 SOC(Spin On Carbon)막(110)을 형성한다. 이때, SOC막(110)은 2개 내지 10개의 탄소 원소로 구성된 폴리머 용액을 코팅 장비로 도포하여 형성한다. 열처리 공정을 실시하여 MFHM막(108)과 SOC막(110)을 경화시킨다. 이때, 열처리 공정은 200℃ 내지 500℃의 온도에서 실시한다.
SOC막(110) 상부에 하드 마스크막으로 실리콘산화질화막(SiON), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)을 형성하기도 하고, 형성하지 않기도 한다. SOC막(110) 상부에 제1 포토레지스트막(112)을 형성한다. 제1 포토레지스트막(112)을 라인(line)/스페이스(space)의 광차단막 패턴이 투명한 석영기판 상부에 형성되어 있는 노광 마스크(114)를 사용하여 선택적으로 노광한다.
도 1b를 참조하면, 제1 포토레지스트막(112)의 노광 영역을 광원으로 제거하여 라인이 스페이스보다 큰 선 폭을 갖는 라인/스페이스 패턴으로 된 제1 포토레지스트 패턴(112)을 형성한다. 제1 포토레지스트 패턴(112)을 마스크로 하여 SOC막(110), MFHM막(108), 제2 절연막(106), 식각 정지막(104) 및 제1 절연막(102)의 일부를 순차적으로 식각하여 콘택홀(116)을 형성한 후 제1 포토레지스트 패턴(112)을 제거한다.
도 1c를 참조하면, 콘택홀(116)을 포함한 반도체 기판(100) 상부에 제2 포토레지스트막(118)을 형성한다. 이때, 제2 포토레지스트막(118)은 포지티브(positive) 또는 네거티브(nagative)로 형성한다. 제2 포토레지스트막(118)을 라인/스페이스의 광차단막 패턴이 투명한 석영기판 상부에 형성되어 있는 노광 마스크(120)를 사용하여 선택적으로 노광한다.
도 1d를 참조하면, 제2 포토레지스트막(118)의 노광 영역을 광원으로 제거하여 스페이스가 라인보다 큰 선 폭을 갖는 라인/스페이스 패턴으로 된 제2 포토레지스트 패턴(118)을 형성한다. 제2 포토레지스트 패턴(118)을 마스크로 SOC막(110), MFHM막(108) 및 제2 절연막(106)을 순차적으로 식각하여 트렌치(122)를 형성한 후 제2 포토레지스트 패턴(118)을 제거한다.
도 1e를 참조하면, MFHM막(108) 및 SOC막(110)을 제거한다. 이때, MFHM막(108) 및 SOC막(110)은 산소 플라즈마를 이용하여 제거한다. 이로 인하여 콘택홀(116)과 트렌치(122)로 이루어진 듀얼 다마신 패턴이 형성된다.
상기와 같이, MFHM막(108)과 SOC막(110)을 적용하여 듀얼 다마신 패턴을 형성하기 위한 식각 공정을 실시함으로써 식각 내성을 증가시키면서 식각 공정 마진을 향상시킬 수 있다. 식각 공정 마진이 향상됨으로써 공정 진행 여유도를 향상시킬 수 있다.
또한, MFHM막(108)과 SOC막(110)을 적용하여 트렌치(122)를 형성함으로써 반도체 기판의 손상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, MFHM막과 SOC막을 적용하여 듀얼 다마신 패턴을 형성하기 위한 식각 공정을 실시함으로써 식각 내성을 증가시키면서 식각 공정 마진을 향상시킬 수 있 다.
둘째, MFHM막과 SOC막을 적용하여 듀얼 다마신 패턴을 형성함으로써 식각 공정 마진이 향상되어 공정 진행 여유도를 향상시킬 수 있다.
셋째, 식각 내성을 증가시키고, 식각 공정 마진을 향상시킴으로써 소자의 특성을 향상시킬 수 있다.
넷째, MFHM막과 SOC막을 적용하여 트렌치를 형성함으로써 반도체 기판의 손상을 방지할 수 있다.

Claims (10)

  1. 제1 절연막, 식각 정지막 및 제2 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 제2 절연막 상부에 실리콘이 함유된 MFHM(Multi Function Hard Mask)막 및 SOC(Spin On Carbon)막을 형성하는 단계;
    상기 SOC막, MFHM막, 제2 절연막, 식각 정지막 및 제1 절연막의 일부를 식각하여 콘택홀을 형성하는 단계; 및
    상기 SOC막, MFHM막 및 제2 절연막을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 형성방법.
  2. 제1항에 있어서,
    상기 MFHM막은 실리콘의 고형분 함유량이 15%/Wt 내지 60%/Wt로 구성되는 반도체 소자의 듀얼 다마신 형성방법.
  3. 제1항에 있어서,
    상기 MFHM막은 2개 내지 10개의 탄소 원소로 구성된 폴리머(polymer) 용액을 코팅 장비로 도포하여 형성하는 반도체 소자의 듀얼 다마신 형성방법.
  4. 제1항에 있어서,
    상기 SOC막은 2개 내지 10개의 탄소 원소로 구성된 폴리머 용액을 코팅 장비로 도포하여 형성하는 반도체 소자의 듀얼 다마신 형성방법.
  5. 제1항에 있어서, 상기 SOC막을 형성한 후,
    열처리 공정을 실시하여 상기 MFHM막과 SOC막을 경화시키는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 형성방법.
  6. 제5항에 있어서,
    상기 열처리 공정은 200℃ 내지 500℃의 온도에서 실시하는 반도체 소자의 듀얼 다마신 형성방법.
  7. 제1항에 있어서, 상기 SOC막을 형성한 후,
    상기 SOC막 상부에 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 형성방법.
  8. 제7항에 있어서,
    상기 하드 마스크막은 실리콘산화질화막(SiON), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)으로 형성하는 반도체 소자의 듀얼 다마신 형성방법.
  9. 제1항에 있어서, 상기 트렌치를 형성한 후,
    상기 MFHM막 및 SOC막을 제거하는 단계를 더 포함하는 반도체 소자의 듀얼 다마신 형성방법.
  10. 제9항에 있어서,
    상기 MFHM막 및 SOC막은 산소 플라즈마를 이용하여 제거하는 반도체 소자의 듀얼 다마신 형성방법.
KR1020060106611A 2006-10-31 2006-10-31 반도체 소자의 듀얼 다마신 형성방법 KR20080038998A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060106611A KR20080038998A (ko) 2006-10-31 2006-10-31 반도체 소자의 듀얼 다마신 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106611A KR20080038998A (ko) 2006-10-31 2006-10-31 반도체 소자의 듀얼 다마신 형성방법

Publications (1)

Publication Number Publication Date
KR20080038998A true KR20080038998A (ko) 2008-05-07

Family

ID=39647365

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106611A KR20080038998A (ko) 2006-10-31 2006-10-31 반도체 소자의 듀얼 다마신 형성방법

Country Status (1)

Country Link
KR (1) KR20080038998A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183928B2 (en) 2010-06-11 2012-05-22 Samsung Electro-Mechanics Co., Ltd. CMOS power amplifier and temperature compensation circuit thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183928B2 (en) 2010-06-11 2012-05-22 Samsung Electro-Mechanics Co., Ltd. CMOS power amplifier and temperature compensation circuit thereof

Similar Documents

Publication Publication Date Title
KR100875660B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20060104397A (ko) 반도체 소자의 패턴 형성 방법
KR20080038998A (ko) 반도체 소자의 듀얼 다마신 형성방법
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20090025425A (ko) 반도체 소자의 제조방법
KR20080074486A (ko) 반도체 소자의 소자 분리막 형성 방법
JP2006156591A (ja) 半導体装置の製造方法
KR100904735B1 (ko) 반도체소자의 컨택홀 형성방법
KR100976663B1 (ko) 반도체 소자의 패턴 형성 방법
KR20090045717A (ko) 반도체 소자의 제조 방법
KR100772699B1 (ko) 반도체 소자 제조 방법
KR101123041B1 (ko) 반도체 소자의 형성 방법
KR100587391B1 (ko) 고전압 소자의 게이트 절연막 식각방법
KR100427718B1 (ko) 반도체 소자의 제조 방법
KR101019704B1 (ko) 반도체 소자의 제조 방법
KR20100011488A (ko) 반도체 소자의 패턴 형성방법
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법
KR20080084280A (ko) 반도체 소자의 게이트 형성 방법
KR100226790B1 (ko) 커패시터의 제조방법
KR100365756B1 (ko) 반도체소자의콘택홀형성방법
KR20080060349A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20080038917A (ko) 플래시 메모리 소자의 제조 방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
KR20080076235A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20090019136A (ko) 반도체 소자의 콘택 홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application