KR20080038917A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 제 1 도전막, 유전체막, 제 2 도전막, 금속막, 하드마스크막, 산화막, 비정질 카본막 패턴을 형성하는 단계, 비정질 카본막 패턴에 따라 식각 공정을 실시하여, 산화막 패턴, 하드마스크막 패턴, 금속막 패턴, 제 2 도전막 패턴, 유전체막 패턴을 형성하는 단계, 비정질 카본막 패턴을 제거하는 단계 및 산화막 패턴에 따라 제 1 도전막 패턴을 형성하는 플래시 메모리 소자 제조 방법으로 이루어진다.
플래시 메모리, 비정질 카본, 폴리머, 게이트 패터닝

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1d는 본 발명의 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 산화막
104 : 제 1 도전막 106 : 유전체막
108 : 제 2 도전막 110 : 금속막
112 : 하드 마스크막 114 : 산화막
116 : 비정질 카본막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 비정질 카본막을 사용한 플래시 메모리 소자의 게이트 제조 방법에 관한 것이다
일반적으로, 플래쉬 메모리 공정 진행시 폴리 실리콘막을 형성한 후 감광막 패턴에 따라 게이트 패턴을 형성하고 식각 공정을 수행하여 폴리 실리콘 게이트를 형성한다. 또한, 각각 다른 종류 및 농도의 폴리 실리콘 게이트를 형성하기 위해서는 식각 공정 전후로 별도의 마스크 공정과 이온주입 공정을 실시하여 메모리 셀들간 접합을 형성한다.
상기와 같은 제조 방법에 의한 게이트 형성방법은 식각 공정시 메모리 셀들 간의 측벽에 폴리머를 잔류시킬 수 있다. 또는, 식각 공정시 막의 손실을 보완하고자 막의 두께를 두껍게 형성해야 하기 때문에 제조 시간 및 비용이 많이 들게 된다. 또한, 막의 두께가 증가함에 따라 드레인 선택 라인 및 소오스 선택 라인의 임계치수가 증가하여 후속 콘택 형성시 오버레인 마진이 부족하게 된다.
따라서, 본 발명은 플로팅 게이트용 도전막의 일부를 식각하여 도전막 패턴을 형성하는 공정 단계에서 비정질 카본막을 사용하여 식각 공정을 수행한 후, 비정질 카본막을 제거한 상태에서 도전막의 일부를 식각하여 도전막 패턴을 형성함으로써 식각 공정시 발생하는 폴리머의 양을 줄여 잔류물질을 발생을 억제함으로써 소자의 특성을 개선하는 데 있다.
본 발명은 반도체 기판상에 제 1 도전막, 유전체막, 제 2 도전막, 금속막, 하드마스크막, 산화막, 비정질 카본막 패턴을 형성한다. 비정질 카본막 패턴에 따라 식각 공정을 실시하여, 산화막 패턴, 하드마스크막 패턴, 금속막 패턴, 제 2 도전막 패턴, 유전체막 패턴을 형성한다. 비정질 카본막 패턴을 제거한다. 산화막 패턴에 따라 제 1 도전막 패턴을 형성하는 플래시 메모리 소자 제조 방법을 포함한다.
하드마스크막은 400 내지 800Å의 두께로 형성하고, 비정질 카본막 패턴을 제거하는 단계는 상기 금속막 패턴을 형성한 이후, 제 2 도전막 패턴을 형성한 이후 또는 유전체막 패턴을 형성한 이후에 실시한다.
비정질 카본막 패턴을 제거하는 단계는 게이트 패터닝 시에 인시추(in-situ) 또는 엑스시추(ex-situ)로 실시한다.
비정질 카본막 패턴은 O2 및 CH4의 혼합가스 또는 O2 가스를 단독으로 사용하는 건식식각 공정으로 실시하고, CF4 가스는 20sccm보다 적은 양을 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 플래시 메모리 소자 제조 방법을 나타낸 단면 도이다.
도 1a를 참조하면, 반도체 기판(100)에 게이트 산화막(102), 플로팅 게이트용 제 1 도전막(104), 유전체막(106), 콘트롤 게이트용 제 2 도전막(108), 금속막(110), 하드마스크막(112), 산화막(114) 및 비정질 카본막 패턴(116)을 형성한다.
일반적인 게이트 제조 방법은 다음과 같다.
상기와 같이 반도체 기판(100) 상에 게이트 산화막(102)부터 비정질 카본막패턴(116) 까지 형성한다. 비정질 카본막 패턴(116)은 후속 식각 공정을 보다 용이하게 실시하기 위하여 형성한 막으로, 도시되지는 않았지만 비정질 카본막의 상부에 SiON막 및 감광막이 더 형성되고, 후속 감광막 및 SiON막의 패턴에 따라 비정질 카본막도 패터닝 된다. 금속막(110)은 WSix으로 형성한다. 하드마스크막(112)은 SiON을 사용하고 1400 내지 2000Å의 두께로 형성한다. 산화막(114)은 TEOS막(tetra ethyl ortho silicate layer)으로 형성한다. 금속막(110)이 드러나도록 비정질 카본막 패턴(116)에 따라 식각 공정을 수행한다. 비정질 카본막 패턴(116)에 따라 식각 공정을 계속 진행하여 게이트 산화막(102)이 드러나도록 한다. 이때, 비정질 카본막 패턴(116)은 식각 공정에 의해 소실되기는 하지만, 게이트 패턴 형성을 위하여 사용되므로, 손실은 되지만 게이트 패턴을 형성하기 전까지는 잔류하게 된다.
특히, 비정질 카본막 패턴(116)에 따라 제 1 도전막(104)을 식각 하게 되면 식각 공정 시에 카본폴리머(carbon polymer)가 대량 발생하게 된다. 그 이유는 제 1 도전막(104)을 식각하는 가스 자체가 폴리머를 발생하기도 하지만, 마스크로 사용되는 비정질 카본막 패턴(116)에 의해서도 폴리머가 발생되어 결국 폴리머의 양이 비정질 카본막 패턴(116)을 사용하지 않는 경우보다 많아진다. 이는 카본 오염을 발생시켜 플래시 메모리 소자의 전기적 특성을 저하시키게 된다. 또한, 비정질 카본막 패턴(116)으로 식각 공정을 진행할 시, 제 1 도전막 뿐만 아니라 게이트 패턴의 측벽에 폴리머가 잔류될 수 있기 때문에 게이트 패턴 형성 이후에 비정질 카본막 패턴(116)의 제거 및 세척(cleaning) 공정을 수행하여야 한다.
또 다른 게이트 형성 제조 방법은, 상기와 같이 반도체 기판(100) 상부에 게이트 산화막(102) 내지 비정질 카본막 패턴(116)을 형성한다. 금속막(110)은 WSix으로 형성한다. 하드마스크막(112)은 SiON으로 형성한다. 산화막(114)은 TEOS막으로 형성하며, 1400Å보다 두껍게 형성한다. 이는 후속 금속막(110) 및 유전체막(106) 식각 공정시 1000Å보다 많은 양이 손실되기 때문이다. 한편, 산화막(114)의 형성 두께가 두꺼워지면 소자 동작시 전류 손실이 증가하고 드레인 선택 라인 및 소오스 선택 라인의 임계치수가 증가하여 후속 공정인 드레인 콘택 또는 소오스 콘택 형성시 오버레이 마진이 감소하게 된다.
본 발명에서는 이를 방지하기 위하여 비정질 카본막 패턴에 의한 소자의 특성 저하를 감소시키도록 한다. 반도체 기판(100)에 게이트 산화막(102), 플로팅 게이트용 제 1 도전막(104), 유전체막(206), 콘트롤 게이트용 제 2 도전막(108), 금속막(110), 하드마스크막(112), 산화막(114) 및 비정질 카본막 패턴(116)을 형성한다. 비정질 카본막 패턴(116) 상부에 SiON막 및 감광막 패턴을 형성하지만 생략하 도록 한다.
금속막(110)은 WSix을 사용하여 형성한다. 하드마스크막(112)은 SiON을 사용하여 형성한다. 산화막(114)은 TEOS막(tetra ethyl ortho silicate layer)을 사용하여 400 내지 800Å의 두께로 형성한다. 즉, 일반적으로는 상기 설명한 바와 같이 1400 내지 2000Å의 두께로 형성하였으나, 본 발명에서는 비정질 카본막 패턴으로만 게이트 식각 공정을 실시하는 것이 아니므로 종래보다 얇은 두께로 형성할 수 있다.
도 1b를 참조하면, 제 1 도전막(104)이 드러나도록 비정질 카본막 패턴(116a)에 따라 식각 공정을 수행하여 산화막 패턴(114a), 하드마스크막 패턴(112a), 금속막 패턴(110a), 제 2 도전막 패턴(108a) 및 유전체막 패턴(106a)을 형성한다. 이때, 하드마스크막 패턴(112a)을 형성한 이후에 비정질 카본막 패턴(116a)을 제거하지 않고 식각 공정을 실시하여 유전체막 패턴(106a)까지 형성한다.
도 1c를 참조하면, 비정질 카본막 패턴을 제거한다. 비정질 카본막 패턴을 제거하는 단계는 다음과 같은 단계에서 실시할 수 있다. 비정질 카본막 패턴은 금속막 패턴(110a) 형성 이후, 제 2 도전막 패턴(108a) 형성 이후, 유전체막 패턴(106a) 이후 중 어느 단계에서도 실시할 수 있다. 단, 제 1 도전막(104)을 패터닝 하기 전에 비정질 카본막 패턴을 제거한다.
비정질 카본막 패턴의 제거 공정은 게이트 패터닝 공정 중 인시추(in-situ) 또는 엑스시추(ex-situ)로 실시할 수 있다. 인시추(in-situ)로 비정질 카본막 패턴 을 제거할 때에는, 하드마스크막 패턴(112a)의 손실을 최소화하기 위하여 O2 가스만을 사용한 건식 식각 공정을 실시한다. 또한, 하드마스크막 패턴(112a)의 손실을 최소화하고, 비정질 카본막 패턴제거시 발생하는 폴리머를 제거하기 위하여 O2 가스와 CF4 가스를 혼합하여 사용한다. 이때, CF4 가스는 20sccm 보다 적은 양을 주입하여 식각 공정을 실시한다. 엑스시추(ex-situ)로 비정질 카본막 패턴을 제거할 때에도 O2 가스만을 사용하거나 O2 및 CF4 가스를 혼합하여 식각 공정을 실시할 수 있다. 이때, 게이트 측벽에 잔류하는 폴리머도 제거된다.
도 1d를 참조하면, 게이트 패턴에 따라 제 1 도전막의 일부를 식각하여 제 1 도전막 패턴(104a)을 형성한다. 식각 공정은 HBr 가스를 단독 사용하거나, HBr 및 O2의 혼합가스를 사용하여 산소에 대한 선택비를 높인 소스 가스를 이용하여 제 1 도전막의 일부를 식각한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, TEOS 산화막의 두께를 줄일 수 있다.
둘째, 게이트 패턴 형성을 위한 식각 공정 시간을 단축할 수 있다.
셋째, 제 1 도전막이 식각되기 이전에 비정질 카본막을 제거함으로 폴리머의 발생을 감소시킬 수 있다.

Claims (12)

  1. 반도체 기판상에 제 1 도전막, 유전체막, 제 2 도전막, 금속막, 하드마스크막, 산화막, 비정질 카본막 패턴을 형성하는 단계;
    상기 비정질 카본막 패턴에 따라 식각 공정을 실시하여, 산화막 패턴, 하드마스크막 패턴, 금속막 패턴, 제 2 도전막 패턴, 유전체막 패턴을 형성하는 단계;
    상기 비정질 카본막 패턴을 제거하는 단계; 및
    상기 산화막 패턴에 따라 제 1 도전막 패턴을 형성하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속막은 텅스텐실리사이드(WSix)를 사용하여 형성되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하드마스크막은 SiON을 사용하여 형성되는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크막은 400 내지 800Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 산화막은 TEOS막을 사용하여 형성되는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 산화막은 400 내지 800Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 비정질 카본막 패턴을 제거하는 단계는 상기 금속막 패턴을 형성한 이후에 실시하는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 비정질 카본막 패턴을 제거하는 단계는 상기 제 2 도전막 패턴을 형성한 이후에 실시하는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 비정질 카본막 패턴을 제거하는 단계는 상기 유전체막 패턴을 형성한 이후에 실시하는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 비정질 카본막 패턴을 제거하는 단계는 게이트 패터닝 시에 인시추(in-situ) 또는 엑스시추(ex-situ)로 실시하는 플래시 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 비정질 카본막 패턴은 O2 및 CH4의 혼합가스 또는 O2 가스를 단독으로 사용하는 건식식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
  12. 제 7 항에 있어서,
    상기 CF4 가스는 20sccm보다 적은 양을 사용하는 플래시 메모리 소자의 제조 방법.
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