KR20080076235A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDF

Info

Publication number
KR20080076235A
KR20080076235A KR1020070015903A KR20070015903A KR20080076235A KR 20080076235 A KR20080076235 A KR 20080076235A KR 1020070015903 A KR1020070015903 A KR 1020070015903A KR 20070015903 A KR20070015903 A KR 20070015903A KR 20080076235 A KR20080076235 A KR 20080076235A
Authority
KR
South Korea
Prior art keywords
hard mask
pattern
forming
dual damascene
semiconductor device
Prior art date
Application number
KR1020070015903A
Other languages
English (en)
Inventor
김재운
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070015903A priority Critical patent/KR20080076235A/ko
Publication of KR20080076235A publication Critical patent/KR20080076235A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 반도체 기판 상부에 절연막 및 제1 하드 마스크 패턴을 형성하는 단계와, 상기 제1 하드 마스크 패턴의 사이와 그 상부에 상기 제1 하드 마스크 패턴보다 식각 속도가 빠른 제2 하드 마스크막을 형성하는 단계와, 상기 제2 하드 마스크막을 상기 제1 하드 마스크 패턴보다 좁은 폭으로 패터닝하면서 상기 제2 하드 마스크막의 상부 폭이 좁아지도록 식각 공정을 실시하여 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 하드 마스크 패턴을 제거하는 단계와, 상기 제1 하드 마스크 패턴을 식각 마스크로 상기 절연막을 식각하여 상기 절연막 내에 콘택 홀과 트렌치로 구성된 듀얼 다마신 패턴을 형성하는 단계를 포함한다.
식각 속도, 아몰포스 카본막, 듀얼 다마신 패턴

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a Dual Damascene pattern in a semiconductor device}
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 절연막
104 : 제1 하드 마스크막 104a : 제1 하드 마스크 패턴
105a, 114b : 홀 106 : 제1 포토레지스트 패턴
108 : 제2 하드 마스크막 110 : 제2 포토레지스트 패턴
111a, 114a : 트렌치 112 : 제3 하드 마스크 패턴
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히, 식각 속도가 서로 다른 아몰포스 카본(amorphous carbon)막들을 이용하여 듀얼 다마신(Dual Damascene) 패턴을 형성하기 위한 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
최근 반도체 소자의 금속 배선에서 콘택 홀과 트렌치로 이루어진 듀얼 다마신 패턴 형성 공정 시 트렌치 패턴 형성 공정에서는 일반적인 포토레지스트막을 사용하여 마스크 공정과 식각 공정이 적용되고 있다.
그러나, 반도체 소자의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있다. 패턴 미세화가 계속 진행되면서 마스크 공정에서 포토레지스트막의 두께 또한 얇아져야 한다.
그러나, 포토레지스트막의 두께가 얇아지면, 식각 공정 시 식각 마진이 부족하여 하부에 형성된 물질이 일부 식각되어 공정 마진이 감소하게 된다. 이러한 공정 마진 부족으로 인하여 반도체 소자의 특성이 악화 된다. 또한, 여러 차례 반복되는 식각 공정으로 인하여 공정 단계가 복잡해진다.
따라서, 현재 소자의 고집적화로 인하여 패턴의 극소화 및 정밀성이 더욱더 요구되고 있는 추세이며, 반도체 공정에서 작업의 용이성을 확보하기 위하여 고전적인 방법에서 발생하는 오차를 감소시키려는 방안에 대해 많은 연구들이 행해지고 있다.
본 발명은 식각 속도가 서로 다른 아몰포스 카본(amorphous carbon)막을 이 용하여 듀얼 다마신(Dual Damascene) 패턴 형태의 하드 마스크 패턴을 형성한 후 하드 마스크 패턴을 식각 마스크로 식각 공정을 실시하여 절연막 내에 듀얼 다마신 패턴을 형성함으로써 식각 공정을 단순화시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은, 반도체 기판 상부에 절연막 및 제1 하드 마스크 패턴을 형성한다. 제1 하드 마스크 패턴의 사이와 그 상부에 제1 하드 마스크 패턴보다 식각 속도가 빠른 제2 하드 마스크막을 형성한다. 제2 하드 마스크막을 제1 하드 마스크 패턴보다 좁은 폭으로 패터닝하면서 제2 하드 마스크막의 상부 폭이 좁아지도록 식각 공정을 실시하여 제2 하드 마스크 패턴을 형성한다. 제2 하드 마스크 패턴을 제거한다. 제1 하드 마스크 패턴을 식각 마스크로 절연막을 식각하여 절연막 내에 콘택 홀과 트렌치로 구성된 듀얼 다마신 패턴을 형성한다.
상기에서, 제1 하드 마스크 패턴을 제2 하드 마스크막보다 저온에서 형성한다. 제1 하드 마스크 패턴은 아몰포스 카본막으로 형성한다. 제1 하드 마스크 패턴은 200℃ 내지 350℃의 온도에서 형성한다. 제1 하드 마스크 패턴은 10Å 내지 10000Å의 두께로 형성한다.
제2 하드 마스크막은 아몰포스 카본막으로 형성한다. 제2 하드 마스크막은 450℃ 내지 700℃의 온도에서 형성한다. 제2 하드 마스크막은 10Å 내지 10000Å의 두께로 형성한다. 듀얼 다마신 패턴 형성 공정 시 식각 속도가 빠른 제2 하드 마스 크막이 식각 속도가 느린 제1 하드 마스크 패턴에 비해 더 많이 식각된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 소자 분리막, 트랜지스터, 접합 영역, 소스 콘택등 소정의 구조(미도시)가 형성된 반도체 기판(100) 상부에 절연막(102), 제1 하드 마스크막(104) 및 제1 포토레지스트 패턴(106)을 순차적으로 형성한다. 이때, 절연막(102)은 산화물로 형성하고, 제1 하드 마스크막(104)은 아몰포스 카본(amorphous carbon)막을 이용하여 200℃ 내지 350℃의 온도에서 10Å 내지 10000Å의 두께로 형성한다. 아몰포스 카본막은 증착 온도에 따라 식각 속도가 달라진다. 따라서, 제1 하드 마스크막(104)은 200℃ 내지 350℃의 온도와 같이 저온에서 형성됨으로 식각 속도가 느리다.
도 1b를 참조하면, 제1 포토레지스트 패턴(106)을 식각 마스크로 제1 하드 마스크막(104)을 식각하여 제1 하드 마스크 패턴(104a)을 형성한 후 제1 포토레지스트 패턴(106)을 제거한다. 이로써 제1 하드 마스크 패턴(104a) 사이에는 홀(105a)이 형성된다.
도 1c를 참조하면, 홀(105a)이 채워지도록 제1 하드 마스크 패턴(104a)을 포함한 반도체 기판(100) 상부에 제2 하드 마스크막(108)을 형성한다. 이때, 제2 하 드 마스크막(108)은 아몰포스 카본막을 이용하여 450℃ 내지 700℃의 온도에서 10Å 내지 10000Å의 두께로 형성한다. 제2 하드 마스크막(108)은 450℃ 내지 700℃의 온도와 같이 고온에서 형성됨으로 제1 하드 마스크막(104)에 비해 식각 속도가 빠르다. 식각 속도가 빠른 제2 하드 마스크막(108)은 스텝 커버리지(step-coverage)가 좋아 제1 하드 마스크 패턴(104a) 사이의 갭필(gap-fill)이 잘된다. 에치백(etch back) 공정이나 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제2 하드 마스크막(108)을 평탄화시킨다.
도 1d를 참조하면, 제2 하드 마스크막(108) 상부에 제2 포토레지스트 패턴(110)을 형성한다. 이때, 제2 포토레지스트 패턴(110)은 제1 하드 마스크 패턴(104a)의 폭보다 좁은 형태로 형성한다.
도 1e를 참조하면, 제2 포토레지스트 패턴(110)을 식각 마스크로 제1 하드 마스크 패턴(104a) 및 제2 하드 마스크막(108)을 식각한다. 이때, 식각 공정 시 식각 속도가 빠른 제2 하드 마스크막(108)이 식각 속도가 느린 제1 하드 마스크 패턴(104a)에 비해 더 많이 식각된다. 이로써, 홀(105a)에는 제2 하드 마스크막(108)이 일부 잔류되며, 제2 하드 마스크막(108)이 식각되면서 제1 하드 마스크 패턴(104a)도 일부 식각되어 홀(105a)보다 폭이 넓은 트렌치(111a)가 형성된다. 즉, 식각 속도는 다르지만, 제2 하드 마스크막(108)이 식각되면서 노출되는 제1 하드 마스크 패턴(104a)의 상부 측벽이 함께 식각되어 제1 하드 마스크 패턴(104a)의 상부 폭이 하부 폭보다 좁은 형태로 형성된다. 제1 하드 마스크 패턴(104a)의 하부는 잔류하는 제2 하드 마스크막(108)에 의해 식각되지 않아 상부보다 넓은 폭을 유지 하게 된다. 제2 하드 마스크막(108)을 식각하는 과정에서 제2 포토레지스트 패턴(110)이 제거되며, 제2 포토레지스트 패턴(110)에 의해 제2 하드 마스크막(108)은 제1 하드 마스크 패턴(104a)의 상부에 잔류된다.
도 1f를 참조하면, 제1 하드 마스크 패턴(104a) 상부와 제1 하드 마스크 패턴(104a) 사이에 잔류하는 제2 하드 마스크막(108)을 제거하기 위한 식각 공정을 실시한다. 제2 하드 마스크막(108)은 제1 하드 마스크 패턴(104a)보다 식각률이 빠르기 때문에 제2 하드 마스크막(108)을 식각하는 과정에서 제1 하드 마스크 패턴(104a)은 덜 식각되어 홀(105a) 및 트렌치(111a)의 형태가 유지된다. 절연막(102) 상부가 일부 노출되는 듀얼 다마신 패턴(105a 및 111a)을 포함하는 제3 하드 마스크 패턴(112)이 형성된다.
도 1g를 참조하면, 제3 하드 마스크 패턴(112)을 식각 마스크로 절연막(102)을 식각한다. 절연막(102)을 식각하는 과정에서 제3 하드 마스크 패턴(112)도 함께 식각되어 절연막(102)은 제3 하드 마스크 패턴(112)과 같은 형태로 잔류하게 된다. 즉, 제3 하드 마스크 패턴(112)에 포함된 트렌치와 홀의 형태에 의해 절연막(102)에도 트렌치(114a) 및 홀(114b)이 유사한 형태로 형성된다.
도면에는 도시되어 있지 않지만, 제3 하드 마스크 패턴(112)을 포함한 반도체 기판(100) 상부에 베리어 메탈막(미도시)을 형성한 후 트렌치(114a) 및 홀(114b)이 채워지도록 트렌치(114a) 및 홀(114b) 내에 도전막(미도시)을 형성하여 콘택 플러그(미도시)와 비트 라인(미도시)을 형성한다.
상기와 같이, 식각 속도가 서로 다른 아몰포스 카본막을 이용하여 듀얼 다마 신 패턴 형태의 제3 하드 마스크 패턴(112)을 형성한 후 제3 하드 마스크 패턴(112)을 식각 마스크로 식각 공정을 실시하여 절연막(102) 내에 트렌치(114a) 및 홀(114b)을 형성함으로써 식각 공정을 단순화시킬 수 있다. 또한, 듀얼 다마신 공정을 사용함으로써 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 식각 속도가 서로 다른 아몰포스 카본(amorphous carbon)막을 이용하여 듀얼 다마신(Dual Damascene) 패턴 형태의 하드 마스크 패턴을 형성한 후 하드 마스크 패턴을 식각 마스크로 식각 공정을 실시하여 절연막 내에 듀얼 다마신 패턴을 형성함으로써 식각 공정을 단순화시킬 수 있다.
둘째, 듀얼 다마신 공정을 사용함으로써 소자의 전기적 특성을 향상시킬 수 있다.
셋째, 같은 물질을 적층으로 형성함으로써 막들 간의 들뜨는 현상을 개선할 수 있어 공정을 안정화시킬 수 있다.

Claims (9)

  1. 반도체 기판 상부에 절연막 및 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴의 사이와 그 상부에 상기 제1 하드 마스크 패턴보다 식각 속도가 빠른 제2 하드 마스크막을 형성하는 단계;
    상기 제2 하드 마스크막을 상기 제1 하드 마스크 패턴보다 좁은 폭으로 패터닝하면서 상기 제2 하드 마스크막의 상부 폭이 좁아지도록 식각 공정을 실시하여 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 제거하는 단계; 및
    상기 제1 하드 마스크 패턴을 식각 마스크로 상기 절연막을 식각하여 상기 절연막 내에 콘택 홀과 트렌치로 구성된 듀얼 다마신 패턴을 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  2. 제1항에 있어서,
    상기 제1 하드 마스크 패턴을 상기 제2 하드 마스크막보다 저온에서 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  3. 제2항에 있어서,
    상기 제1 하드 마스크 패턴은 아몰포스 카본막으로 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  4. 제2항에 있어서,
    상기 제1 하드 마스크 패턴은 200℃ 내지 350℃의 온도에서 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  5. 제1항에 있어서,
    상기 제1 하드 마스크 패턴은 10Å 내지 10000Å의 두께로 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  6. 제1항에 있어서,
    상기 제2 하드 마스크막은 아몰포스 카본막으로 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  7. 제1항에 있어서,
    상기 제2 하드 마스크막은 450℃ 내지 700℃의 온도에서 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  8. 제1항에 있어서,
    상기 제2 하드 마스크막은 10Å 내지 10000Å의 두께로 형성하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  9. 제1항에 있어서,
    상기 듀얼 다마신 패턴 형성 공정 시 식각 속도가 빠른 상기 제2 하드 마스크막이 식각 속도가 느린 상기 제1 하드 마스크 패턴에 비해 더 많이 식각되는 반도체 소자의 듀얼 다마신 패턴 형성방법.
KR1020070015903A 2007-02-15 2007-02-15 반도체 소자의 듀얼 다마신 패턴 형성 방법 KR20080076235A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070015903A KR20080076235A (ko) 2007-02-15 2007-02-15 반도체 소자의 듀얼 다마신 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070015903A KR20080076235A (ko) 2007-02-15 2007-02-15 반도체 소자의 듀얼 다마신 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20080076235A true KR20080076235A (ko) 2008-08-20

Family

ID=39879533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070015903A KR20080076235A (ko) 2007-02-15 2007-02-15 반도체 소자의 듀얼 다마신 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20080076235A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8900997B2 (en) 2012-12-26 2014-12-02 Cheil Industries, Inc. Method for forming a dual damascene structure of a semiconductor device, and a semiconductor device therewith

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8900997B2 (en) 2012-12-26 2014-12-02 Cheil Industries, Inc. Method for forming a dual damascene structure of a semiconductor device, and a semiconductor device therewith

Similar Documents

Publication Publication Date Title
US9768031B2 (en) Semiconductor device manufacturing methods
US11769672B2 (en) Semiconductor structure and forming method thereof
KR100632653B1 (ko) 반도체 소자의 비트라인 형성방법
CN113113303B (zh) 半导体结构的制造方法
KR100824994B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20080076235A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20030000592A (ko) Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법
KR100976663B1 (ko) 반도체 소자의 패턴 형성 방법
KR20070000719A (ko) 반도체 소자의 비트라인콘택 형성방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR20090092926A (ko) 반도체 소자의 금속 배선 형성 방법
KR100641491B1 (ko) 반도체의 극 미세 컨택 플러그 형성방법
KR100620195B1 (ko) 게이트 전극 형성 방법
KR20060002182A (ko) 반도체소자의 형성방법
KR100277861B1 (ko) 반도체 소자의 플러그 형성방법
CN112242351A (zh) 半导体结构及其形成方法
KR20090000468A (ko) 반도체 소자의 미세패턴 제조방법
KR100344826B1 (ko) 반도체 소자의 노드 콘택 형성방법
KR100613353B1 (ko) 단일 다마신 공정을 이용한 반도체 소자의 구리 배선 형성방법
TW201505125A (zh) 金屬內連線結構及其製程
KR100859222B1 (ko) 반도체 소자의 제조방법
KR20110060723A (ko) 반도체 장치의 패턴 형성 방법
KR20120064841A (ko) 반도체 장치의 제조방법
KR20050032310A (ko) 반도체 소자의 금속배선 형성방법
KR20070032855A (ko) 리세스채널을 갖는 반도체소자의 게이트라인 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination