CN112242351A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法,包括:待刻蚀层;位于所述待刻蚀层上的芯层,所述芯层内具有第一沟槽,所述第一沟槽沿第一方向延伸;位于所述第一沟槽内的分割段结构,所述分割段结构沿第二方向贯穿所述第一沟槽,所述第二方向与所述第一方向不同,所述分割段结构包括第二分割层以及位于所述第二分割层的侧壁和底部表面的第一分割层;位于所述第一沟槽的侧壁表面的侧墙。通过所述第一分割层对所述第二分割层进行保护,防止了在后续的刻蚀工艺对所述第二分割段造成缺失,提高了半导体结构中形成图形的精准性。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体集成电路制造工艺中,通过一系列的工序,例如淀积、光刻、刻蚀等,在半导体衬底上形成半导体结构。其中,光刻工艺是为了在光刻胶中形成所需图案,得到图形化的光刻胶,定义出待刻蚀区域。刻蚀工艺用于将图形化的光刻胶中的图案转移至待刻蚀层中。
在半导体结构形成的过程中,10nm技术节点往上通常会采用分割段(block cut)形成更为紧凑的图形,然而在分割段形成后,后续的刻蚀工艺会对分割段产生一定的刻蚀速率,最终会导致分割段的缺失。
如何保证形成的分割段不发生损伤,在后续以分割段为掩膜进行刻蚀时,提高形成图形的精准性,这是目前急需解决的问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法,可以提高半导体结构中形成图形的精准性。
为解决上述问题,本发明提供一种半导体结构形成的方法,包括:提供待刻蚀层;在所述待刻蚀层上形成芯层,所述芯层内具有第一沟槽,所述第一沟槽沿第一方向延伸;在所述芯层的顶部表面以及所述第一沟槽的侧壁和底部表面上形成侧墙层;在形成所述侧墙层之后,在所述第一沟槽内形成分割段结构,所述分割段结构沿第二方向贯穿所述第一沟槽,所述第二方向与所述第一方向不同;所述分割段结构包括第二分割层以及位于所述第二分割层的侧壁表面的第一分割层;在形成所述分割段结构之后,回刻蚀所述侧墙层,直至暴露出所述芯层的顶部表面为止,在所述第一沟槽的侧壁表面形成侧墙。
可选的,所述待刻蚀层包括衬底以及位于所述衬底上的掩膜结构。
可选的,所述掩膜结构包括位于所述衬底上的第一掩膜层、以及位于所述第一掩膜层上的第二掩膜成层。
可选的,所述衬底包括基底以及位于所述基底上的器件层;所述掩膜结构位于所述器件层上。
可选的,所述芯层与所述第一沟槽的形成方法包括:在所述待刻蚀层上形成初始芯层;刻蚀部分所述初始芯层,形成所述芯层以及位于所述芯层内的第一沟槽。
可选的,所述第一沟槽的数量为一个或多个。
可选的,当所述第一沟槽数量为多个时,多个所述第一沟槽均平行于所述第一方向。
可选的,所述芯层与所述侧墙的材料不同;所述芯层与所述第一分割层的材料不同。
可选的,所述芯层的材料包括硅、锗、锗化硅、砷化镓或镓化铟;所述侧墙的材料为含钛氧化物。
可选的,所述分割段结构的形成方法包括:在所述侧墙层上形成牺牲层;所述牺牲层内具有暴露出所述第一沟槽的分割开口,所述分割开口沿所述第二方向延伸;在所述牺牲层的顶部表面、以及所述分割开口的侧壁和底部表面形成有第一分割膜;在所述第一分割膜上形成有第二分割膜,且所述第二分割膜填充满所述分割开口;平坦化所述第二分割膜以及第一分割膜,直至暴露出所述侧墙层的顶部表面为止,形成所述第一分割层和所述第二分割层。
可选的,所述第一方向与所述第二方向相垂直。
可选的,所述第一分割膜的形成工艺包括原子层沉积工艺。
可选的,所述第二分割膜的形成工艺包括原子层沉积工艺。
可选的,所述第一分割层与所述第二分割层的材料不同;所述第二分割层的材料与所述侧墙的材料相同。
可选的,所述第一分割层采用的材料为含碳氧化物。
可选的,在形成所述侧墙之后,还包括:去除所述芯层;在去除所述芯层之后,以所述分割段结构和所述侧墙为掩膜,对所述待刻蚀层进行刻蚀,在所述待刻蚀层内形成第二沟槽;在所述第二沟槽内形成填充层。
可选的,去除所述芯层的工艺包括湿法刻蚀或干法刻蚀。
可选的,对所述待刻蚀层进行刻蚀的工艺包括各向异性的干法刻蚀。
相应的,本发明还提供了一种由上述方法所形成的半导体结构,包括:待刻蚀层;位于所述待刻蚀层上的芯层,所述芯层内具有第一沟槽,所述第一沟槽沿第一方向延伸;位于所述第一沟槽内的分割段结构,所述分割段结构沿第二方向贯穿所述第一沟槽,所述第二方向与所述第一方向不同,所述分割段结构包括第二分割层以及位于所述第二分割层的侧壁表面的第一分割层;位于所述第一沟槽的侧壁表面的侧墙。
与现有技术相比,本发明的技术方案具有以下优点:
本发明的技术方案中,所述分割段结构包括第一分割层与第二分割层,所述第一分割层包围所述第二分割层的侧壁表面,进而对所述第二分割层起到保护的作用,保证所述第二分割层不被刻蚀工艺所损伤,在后续以所述第一分割层与所述第二分割层为掩膜对所述待刻蚀层进行刻蚀时,有效提高了刻蚀后图形的精准性。
进一步,所述第一分割膜的形成采用原子层沉积工艺,通过原子层沉积工艺形成的所述第一分割膜具有更加均匀的特性,进而保证后续通过所述第一分割膜所形成的第一分割层的均匀性,由于所述第一分割层的均匀特性,能够增强所述第一分割层对第二分割层的保护作用。
进一步,所述第二分割层与所述侧墙的材料相同,由于所述侧墙与所述芯层不同,进而所述第二分割层与所述芯层的材料也是不相同的,在去除芯层的过程中,由于所述芯层与所述第二分割层的材料不同,所述芯层与第二分割层之间具有刻蚀选择性,保证了所述第二分割段对去除芯层过程中所采用的刻蚀工艺不产生刻蚀速率,防止所述第二分割层造成损伤,在后续以所述第二分割层为掩膜对所述待刻蚀层进行掩膜时,有效提高了刻蚀后图形的精准性。
附图说明
图1至图4是一种半导体结构的结构示意图;
图5至图24是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述,现有技术中半导体结构所形成图形的精准性较差。
请参考图1至图2,图2是图1沿A-A线的剖面示意图,提供待刻蚀层100;在所述待刻蚀层100上形成芯层101,所述芯层101内具有第一沟槽102,所述第一沟槽102沿第一方向延伸,所述芯层101的顶部表面以及所述第一沟槽102的侧壁与底部表面上形成有侧墙层103;在所述侧墙层103上形成牺牲层104,所述牺牲层104上具有暴露所述第一沟槽102的分割开口105,所述分割开口105中形成有分割段层106,所述分割段层106填充满所述分割开口105。
在形成所述分割段层106后,平坦化所述牺牲层104与所述分割段层106,直至暴露出所述侧墙层103为止;去除剩余的所述牺牲层106形成分割段,所述分割段沿第二方向贯穿所述第一沟槽102,所述第二方向垂直于所述第一方向(未图示)。
请参考图3与图4,图4是图3沿A-A线的剖面示意图,在形成所述分割段108之后,回刻蚀所述侧墙层103,直至暴露出所述芯层101的顶部表面为止,在所述第一沟槽102侧壁表面形成侧墙107。
在形成所述侧墙107之后,还包括:去除所述芯层101;以所述分割段108与所述侧墙107为掩膜对所述待刻蚀层100进行刻蚀,在所述待刻蚀层100内形成第二沟槽;在所述第二沟槽内形成填充层(未图示)。
在去除所述芯层101的过程中采用的是湿法刻蚀或干法刻蚀,湿法刻蚀与干法刻蚀的工艺对所述分割段108的材料有一定的刻蚀速率,由于刻蚀速率的存在会对所述分割段108造成一定的损伤,在后续以所述分割段108为掩膜对所述待刻蚀层100进行刻蚀时,所述分割段108的会影响刻蚀出来的图形的精准性。
在此基础上,本发明提供一种半导体结构形成的方法,在分割开口中先形成第一分割层,然后在第一分割层上形成第二分割层,所述第一分割层包围所述第二分割层的侧壁表面,在后续的刻蚀工艺中,所述第一分割层对所述第二分割层起到一定的保护作用,从而可以解决分割段损伤的问题,在后续以所述分割段为掩膜对所述待刻蚀层进行刻蚀时,有效提高最终形成图形的精准性。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细地说明。
图5至图24,是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图5和图6,图6是图5沿A-A线的剖面示意图,提供待刻蚀层200。
在本实施例中,所述待刻蚀层200包括衬底201以及位于所述衬底201上的掩膜结构202。
所述衬底201包括基底203以及位于所述基底203上的器件层204,所述掩膜结构202位于所述器件层204上。
所述基底203的材料为硅;在其他实施例中,所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟;在其他实施例中,所述基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在本实施例中,所述器件层204包括器件结构、与所述器件结构电连接的电互连接结构、以及包围所述器件结构与所述电互连接结构的介质层(未图示)。
所述器件结构包括PMOS晶体管、NMOS晶体管、CMOS晶体管、电阻器、电容器和电感器中的一种或多种。
所述电互连结构包括形成于所述基底表面或器件结构表面的导电插塞、以及形成于所述导电插塞顶部的导电层,所述导电层用于使导电插塞之间实现电连接。
所述电互连结构的材料包括金属或金属化合物,如铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。
所述介质层的材料为氧化硅、氮化硅、碳化硅或氮氧化硅。
在本实施例中,所述掩膜结构202包括第一掩膜层205以及位于所述第一掩膜层205上的第二掩膜层206;在其他实施例中,所述掩膜结构还可以采用单层结构。
在本实施例中,所述第一掩膜层205的材料为掺氮的碳氧化硅;通过掺氮的碳氧化硅所形成的第一掩膜层205与器件层204的结合能力好,在后续以刻蚀后的第一掩膜层205为掩膜刻蚀器件层时,所述第一掩膜层205不易发生剥离或曲翘,因此所述第一掩膜层205保持刻蚀图形的能力好,有利于使形成于器件层204内的开口形貌良好,有效提升了刻蚀后图形的精准性。
在本实施例中,所述第二掩膜层206的材料为氮化钛,所述第二掩膜层206与第一掩膜层205之间的结合能力好,所述第二掩膜层206能够在后续刻蚀待刻蚀层时保护第一掩膜层205表面,使所述第一掩膜层205不会被减薄;而且,所述第二掩膜层206的物理强度较大,在后续刻蚀待刻蚀层时,所述第二掩膜层206和第一掩膜层205的图形能够保持稳定,有利于形成形貌良好的开口。
在其他实施例中,所述第二掩膜层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
在本实施例中,所述第一掩膜层205与所述第二掩膜层206采用原子层沉积工艺形成;在其他实施例中,所述第一掩膜层与所述第二掩膜层还可以采用化学气相沉积或物理气相沉积或旋转涂覆工艺形成。
请继续参考图5和图6,在所述待刻蚀层200上形成芯层207,所述芯层207上具有第一沟槽208,所述第一沟槽208沿第一方向延伸。
在本实施例中,所述芯层207内的第一沟槽208侧壁用于定义后续形成的侧墙的位置,而所述侧墙作为刻蚀所述待刻蚀层200的掩膜,即所述芯层207和所述第一沟槽208用于定义后续在待刻蚀层200内刻蚀形成的第二沟槽的形貌。
在本实施例中,所述芯层207的材料包括硅;在其他实施例中,所述芯层材料还可以包括锗、锗化硅或砷化镓或镓化铟。
在本实施例中,所述第一沟槽208与所述芯层207的形成方法包括:在所述待刻蚀层200上形成初始芯层;在所述初始芯层上形成第一图形化层,所述第一图形化层暴露出部分所述初始芯层表面;以所述第一图形化层为掩膜,刻蚀部分所述初始芯层(未标示),形成所述芯层207和位于所述芯层207内的第一沟槽208;在形成所述芯层207和所述第一沟槽208之后,去除所述第一图形化层。
所述初始芯层的形成方法包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
所述第一图形化层的材料包括光刻胶,所述第一图形化层的形成工艺包括光刻图形化工艺;去除所述第一图形化层的工艺包括湿法去胶工艺或灰化工艺,所述灰化工艺的气体为含氧气体,例如氧气或臭氧。
在本实施例中,刻蚀所述初始芯层的工艺为各向异性的干法刻蚀工艺。
在本实施例中,所述初始芯层位于所述第二掩膜层206上。
所述第一沟槽208的数量为一个或多个,所述第一沟槽208数量用于定义后续所述分割段结构的数量。
在本实施例中,所述第一沟槽208的数量为多个,多个所述第一沟槽208均平行于所述第一方向。
在其他实施例中,所述第一沟槽的数量也可以为一个。
请参考图7和图8,图8是图7沿A-A线的剖面示意图,在所述芯层207的顶部表面以及所述第一沟槽208的侧壁和底部表面上形成有侧墙层209。
在本实施例中,所述侧墙层209的形成工艺为化学气相沉积工艺;在其他实施例中,所述侧墙层的形成工艺还可以为原子层沉积工艺、物理气相沉积工艺或旋转涂覆工艺。
在本实施例中,所述侧墙层209的材料为含钛氧化物。
在本实施例中,在形成所述侧墙层209之后,在所述第一沟槽208内形成分割段结构,所述分割段结构沿第二方向贯穿所述第一沟槽208,所述第二方向与所述第一方向不同,所述分割段结构包括第二分割层212以及形成于所述第二分割层的侧壁表面的第一分割层。具体请参考图9至图16。
请参考图9与图10,图10是图9沿A-A线的剖面示意图,在所述侧墙层209上形成填充满所述第一沟槽208的牺牲层213,且所述牺牲层213内具有分割开口214,所述分割开口214沿第二方向贯穿所述第一沟槽208,所述第一方向与所述第二方向不同。
在本实施例中,所述牺牲层213与所述分割开口214的形成方法包括:在所述侧墙层209上形成初始牺牲层,在所述初始牺牲层上形成第二图形化层,所述第二图形化层内具有暴露出部分所述初始牺牲层表面的图形化开口,所述图形化开口位于第一沟槽208上且所述图形化开口沿所述第二方向延伸;以所述第二图形化层为掩膜刻蚀部分所初始牺牲层,直至暴露出侧墙层209表面,形成所述牺牲层213和位于所述牺牲层213内的分割开口214;在形成所述牺牲层213和所述分割开口214之后,去除所述第二图形化层。
所述初始牺牲层的材料包括的多晶硅、无定形硅、无定形碳、SiN、SiON、SiCO、SiCOH、BN或SiGe。在本实施例中,所述初始牺牲层的材料为无定形硅。
所述第二图形化层的材料包括光刻胶,所述第二图形化层的形成工艺包括光刻图形化工艺;去除所述第二图形化层的工艺包括湿法去胶工艺或灰化工艺,所述灰化工艺的气体为含氧气体,例如氧气或臭氧。
在本实施例中,所述第一方向与所述第二方向相垂直;在其他实施例中,所述第一方向与所述第二方向之间的夹角也可以呈锐角或是钝角。
请参考图11与图12,图12是图11沿A-A线的剖面示意图,在所述牺牲层213的顶部表面、以及所述分割开口214的侧壁表面与底部表面上形成第一分割膜215。
所述第一分割膜215的材料为含碳氧化物。在本实施例中,所述第一分割膜215的材料为碳化硅。
所述第一分割膜215的厚度为30nm~40nm,该厚度范围内所述第一分割膜215所形成的所述第一分割层既能够对所述第二分割层起到很好的保护作用,同时也不会占据所述第二分割层较多的形成空间。当所述第一分割膜215的厚度低于30nm时,由所述第一分割膜215所形成的第一分割层对所述第二分割层的保护作用会减弱;当所述第一分割膜215的厚度大于40nm时,由所述第一分割膜215所形成的第一分割层会占据较多所述第二分割层的形成空间,从而会减小所述第二分割层为在后续为掩膜,对所述待刻蚀层200进行刻蚀时的主导结构。
请参考图13与图14,图14是图13沿A-A线的剖面示意图,在所述第一分割膜215上形成第二分割膜216,且所述第二分割膜216填充满所述分割开口214。
在本实施例中,所述第二分割膜216的材料为含钛氧化物。
在本实施例中,所述第一分割膜215与所述第二分割膜216形成的工艺均采用原子层沉积工艺,通过原子层沉积工艺形成的所述第一分割膜215和所述第二分割膜216具有更加均匀的特性,在后续由所述第一分割膜215形成的第一分割层同样保持着均匀特性,能够增强所述第一分割层对第二分割层的保护作用。
请参考图15与图16,图16是图15沿A-A线的剖面示意图,平坦化所述第一分割膜215、所述第二分割膜216以及所述牺牲层213,直至暴露出所述侧墙层209的顶部表面为止;在平坦化之后,去除所述牺牲层213,形成所述第一分割层211与所述第二分割层212。
在本实施例中,所述第一分割层211与所述第二分割层212形成分割段结构210。
在本实施例中,所述平坦化工艺包括化学机械抛光工艺。在其它实施例中,所述平坦化工艺还能够为刻蚀工艺。
在本实施例中,所述牺牲层213的材料为无定形硅,去除所述牺牲层213的工艺为湿法刻蚀工艺,所述湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵溶液。其中,所述四甲基氢氧化铵溶液的质量百分比浓度为15%~25%,所述四甲基氢氧化铵溶液的温度为75℃~85℃。
请参考图17和图18,图18是图17沿A-A线的剖面示意图,在形成所述分割段结构210之后,回刻蚀所述侧墙层209,直至暴露出所述芯层207的顶部表面为止,在所述第一沟槽208的侧壁表面形成侧墙217。
在本实施例中,所述第一分割层211与所述第二分割层212的材料不同,所述第二分割层212与所述侧墙217的材料相同,进而所述第一分割层211的材料与所述侧墙217的材料不同;在进行回刻蚀所述侧墙层209时,刻蚀工艺对所述第一分割层211具有刻蚀选择性,难以对所述第一分割层211形成刻蚀速率而造成损伤,又由于所述第一分割层211包围所述第二分割层212的侧壁表面,进而保证了所述第二分割层212的侧壁难以在回刻蚀所述侧墙层209的过程中造成损伤,在后续以所述第一分割层211与所述第二分割层212形成的分割段结构210为掩膜对所述待刻蚀层200进行掩膜时,保证了刻蚀图形的精准性。
所述第一分割层211的材料为碳氧化物。在本实施例中,所述第一分割层211的材料为碳化硅。
在本实施例中,所述第二分割层212与所述侧墙217的材料为含钛氧化物。
在本实施例中,回刻蚀所述侧墙层209的工艺为各向异性的干法刻蚀工艺。
请参考图19和图20,图20是图19沿A-A线的剖面示意图,在形成所述侧墙217之后,去除所述芯层207。
去除所述芯层207的工艺包括湿法刻蚀或干法刻蚀。在本实施例中,去除所述芯层207的工艺为湿法刻蚀。
在本实施例中,所述芯层207与所述侧墙217的材料不同,所述芯层207与所述第一分割层211的材料不同;在去除所述芯层207的过程中,刻蚀工艺会对所述侧墙217与所述第一分割层211产生刻蚀选择性,不会对所述侧墙217与所述第一分割层211形成刻蚀速率进而造成损伤;由于所述第二分割层212与所述侧墙217材料相同,因此所述芯层207与所述第二分割层212的材料也是不相同,在去除所述芯层207的过程中,刻蚀工艺会对所述第二分割层212产生刻蚀选择性,不会对所述第二分割层212形成刻蚀速率进而造成损伤。
在后续以所述侧墙217以及由所述第一分割层211与所述第二分割层212形成的分割段结构210为掩膜,对所述待刻蚀层200进行刻蚀时,有效提高了刻蚀后图形的精准性。
请参考图21和图22,图22是图21沿A-A线的剖面示意图,在去除所述芯层207之后,以所述分割段结构210和所述侧墙217为掩膜,对所述待刻蚀层200进行刻蚀,在所述待刻蚀层200内形成第二沟槽218。
在本实施例中,对所述待刻蚀层200进行刻蚀的工艺采用各向异性的干法刻蚀。
在本实施例中,刻蚀所述待刻蚀层200的方法包括:以所述分割段结构210与所述侧墙217为掩膜,对所述待刻蚀层200中的第二掩膜层206、第一掩膜层205以及器件层204进行刻蚀,直至暴露所述待刻蚀层200的基底203为止,形成所述第二沟槽218;在形成所述第二沟槽218之后,去除所述第二掩膜层206、所述第一掩膜层205、侧墙217以及分割段结构210。
请参考图23与图24,图24是图23沿A-A线的剖面示意图,在刻蚀所述待刻蚀层200之后,在所述第二沟槽218内形成填充层219。
在本实施例中,形成所述填充层219的方法包括:在所述第二沟槽218内形成初始填充层(未图示),所述初始填充层填充满所述第二沟槽219;平坦化所述初始填充层直至暴露出所述器件层204为止,形成所述填充层219。
在本实施例中,所述填充层219的材料为铜。在其他实施例中,所述填充层的材料还可以为铝。
在本实施例中,所述平坦化处理采用化学机械研磨工艺。在其它实施例中,所述平坦化工艺还能够为刻蚀工艺。
请继续参考图17和图18,相应的,本发明还提供了一种采用上述方法形成的半导体结构,包括:待刻蚀层200;位于所述待刻蚀层200上的芯层207,所述芯层207内具有第一沟槽208,所述第一沟槽208沿第一方向延伸;位于所述第一沟槽208内的分割段结构210,所述分割段结构210沿第二方向贯穿所述第一沟槽208,所述第二方向与所述第一方向不同,所述分割段结构210包括第二分割层212以及位于所述第二分割层212的侧壁以及底部表面的第一分割层211;位于所述第一沟槽208的侧壁表面的侧墙217。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构形成的方法,其特征在于,包括:
提供待刻蚀层;
在所述待刻蚀层上形成芯层,所述芯层内具有第一沟槽,所述第一沟槽沿第一方向延伸;
在所述芯层的顶部表面以及所述第一沟槽的侧壁和底部表面上形成侧墙层;
在形成所述侧墙层之后,在所述第一沟槽内形成分割段结构,所述分割段结构沿第二方向贯穿所述第一沟槽,所述第二方向与所述第一方向不同;
所述分割段结构包括第二分割层以及位于所述第二分割层的侧壁表面的第一分割层;
在形成所述分割段结构之后,回刻蚀所述侧墙层,直至暴露出所述芯层的顶部表面为止,在所述第一沟槽的侧壁表面形成侧墙。
2.如权利要求1所述半导体结构形成的方法,其特征在于,所述待刻蚀层包括衬底以及位于所述衬底上的掩膜结构。
3.如权利要求2所述半导体结构形成的方法,其特征在于,所述掩膜结构包括位于所述衬底上的第一掩膜层、以及位于所述第一掩膜层上的第二掩膜成层。
4.如权利要求2所述半导体结构形成的方法,其特征在于,所述衬底包括基底以及位于所述基底上的器件层;所述掩膜结构位于所述器件层上。
5.如权利要求1所述半导体结构形成的方法,其特征在于,所述芯层与所述第一沟槽的形成方法包括:在所述待刻蚀层上形成初始芯层;刻蚀部分所述初始芯层,形成所述芯层以及位于所述芯层内的第一沟槽。
6.如权利要求1所述半导体结构形成的方法,其特征在于,所述第一沟槽的数量为一个或多个。
7.如权利要求6所述半导体结构形成的方法,其特征在于,当所述第一沟槽数量为多个时,多个所述第一沟槽均平行于所述第一方向。
8.如权利要求1所述半导体结构形成的方法,其特征在于,所述芯层与所述侧墙的材料不同;所述芯层与所述第一分割层的材料不同。
9.如权利要求8所述半导体结构形成的方法,其特征在于,所述芯层的材料包括硅、锗、锗化硅、砷化镓或镓化铟;所述侧墙的材料为含钛氧化物。
10.如权利要求1所述半导体结构形成的方法,其特征在于,所述分割段结构的形成方法包括:在所述侧墙层上形成牺牲层;所述牺牲层内具有暴露出所述第一沟槽的分割开口,所述分割开口沿所述第二方向延伸;在所述牺牲层的顶部表面、以及所述分割开口的侧壁和底部表面形成有第一分割膜;在所述第一分割膜上形成第二分割膜,且所述第二分割膜填充满所述分割开口;平坦化所述第二分割膜以及第一分割膜,直至暴露出所述侧墙层的顶部表面为止,形成所述第一分割层和所述第二分割层。
11.如权利要求1或10所述半导体结构形成的方法,其特征在于,所述第一方向与所述第二方向相垂直。
12.如权利要求10所述半导体结构形成的方法,其特征在于,所述第一分割膜的形成工艺包括原子层沉积工艺。
13.如权利要求10所述半导体结构形成的方法,其特征在于,所述第二分割膜的形成工艺包括原子层沉积工艺。
14.如权利要求1或10所述半导体结构形成的方法,其特征在于,所述第一分割层与所述第二分割层的材料不同;所述第二分割层的材料与所述侧墙的材料相同。
15.如权利要求1或10所述半导体结构形成的方法,其特征在于,所述第一分割层采用的材料为含碳氧化物。
16.如权利要求1所述半导体结构形成的方法,其特征在于,在形成所述侧墙之后,还包括:去除所述芯层;在去除所述芯层之后,以所述分割段结构和所述侧墙为掩膜,对所述待刻蚀层进行刻蚀,在所述待刻蚀层内形成第二沟槽;在所述第二沟槽内形成填充层。
17.如权利要求16所述半导体结构形成的方法,其特征在于,去除所述芯层的工艺包括湿法刻蚀或干法刻蚀。
18.如权利要求16所述半导体结构形成的方法,其特征在于,对所述待刻蚀层进行刻蚀的工艺包括各向异性的干法刻蚀。
19.一种如权利要求1至18任一项方法所形成的半导体结构,其特征在于,包括:
待刻蚀层;
位于所述待刻蚀层上的芯层,所述芯层内具有第一沟槽,所述第一沟槽沿第一方向延伸;
位于所述第一沟槽内的分割段结构,所述分割段结构沿第二方向贯穿所述第一沟槽,所述第二方向与所述第一方向不同,所述分割段结构包括第二分割层以及位于所述第二分割层的侧壁表面的第一分割层;
位于所述第一沟槽的侧壁表面的侧墙。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1691871A (zh) * | 2004-04-26 | 2005-11-02 | 太阳诱电株式会社 | 元件内置型多层基板 |
US20170141210A1 (en) * | 2015-11-16 | 2017-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of Cutting Metal Gate |
US10103238B1 (en) * | 2017-07-18 | 2018-10-16 | Globalfoundries Inc. | Nanosheet field-effect transistor with full dielectric isolation |
US10192780B1 (en) * | 2018-05-29 | 2019-01-29 | Globalfoundries Inc. | Self-aligned multiple patterning processes using bi-layer mandrels and cuts formed with block masks |
US20190096692A1 (en) * | 2017-09-22 | 2019-03-28 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
US10262862B1 (en) * | 2017-12-21 | 2019-04-16 | Nanya Technology Corporation | Method of forming fine interconnection for semiconductor devices |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10403544B2 (en) * | 2016-06-22 | 2019-09-03 | Semiconductor Components Industries, Llc | Semiconductor die singulation methods |
-
2019
- 2019-07-16 CN CN201910641876.7A patent/CN112242351A/zh active Pending
-
2020
- 2020-07-15 US US16/929,809 patent/US11538685B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1691871A (zh) * | 2004-04-26 | 2005-11-02 | 太阳诱电株式会社 | 元件内置型多层基板 |
US20170141210A1 (en) * | 2015-11-16 | 2017-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of Cutting Metal Gate |
US10103238B1 (en) * | 2017-07-18 | 2018-10-16 | Globalfoundries Inc. | Nanosheet field-effect transistor with full dielectric isolation |
US20190096692A1 (en) * | 2017-09-22 | 2019-03-28 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
US10262862B1 (en) * | 2017-12-21 | 2019-04-16 | Nanya Technology Corporation | Method of forming fine interconnection for semiconductor devices |
US10192780B1 (en) * | 2018-05-29 | 2019-01-29 | Globalfoundries Inc. | Self-aligned multiple patterning processes using bi-layer mandrels and cuts formed with block masks |
Also Published As
Publication number | Publication date |
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PB01 | Publication | ||
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