CN107301948A - 一种用于金属cmp的集成工艺的方法 - Google Patents

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Abstract

本发明实施例公开了一种制造半导体器件的方法。该方法包括在衬底上方形成介电层。衬底具有边缘区域和中心区域。方法还包括：在边缘区域中形成介电环、在衬底的中心区域上方和衬底的边缘区域中的介电环上方形成金属层、以及抛光中心区域和边缘区域中的金属层以暴露衬底的边缘区域中的介电环。本发明实施例涉及一种制造半导体器件的方法，具体地涉及用于金属CMP的集成工艺的方法。

Description

一种用于金属CMP的集成工艺的方法
技术领域
本发明实施例涉及一种制造半导体器件的方法，具体地涉及用于金属CMP的集成工艺的方法。
背景技术
半导体集成电路(IC)工业经历了高速发展。IC设计和材料的技术进步已产生了几代IC，其中每代都具有比前一代更小和更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。
该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。这样的成比例缩小也增加了处理和制造IC的复杂程度。为了实现这些进步，需要IC处理和制造中的类似的发展。尽管制造IC器件的现有方法通常能满足其预期目的，但是这些方法不能在所有的方面完全符合要求。例如，期望在抛光工艺期间防止/降低晶圆上的碎片和/或颗粒方面有所改进。
发明内容
根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；在所述边缘区域中形成介电环；在所述衬底的所述中心区域上方和所述衬底的所述边缘区域中的所述介电环上方形成金属层；以及抛光位于所述中心区域和所述边缘区域中的所述金属层以暴露位于所述衬底的所述边缘区域中的所述介电环。根据本发明的另一实施例，还提供了一种用于金属化学机械抛光(CMP)的集成工艺的方法，包括：在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；图案化所述介电层以在所述衬底的所述边缘区域中形成介电环以及在所述衬底的所述中心区域内的所述介电层内形成沟槽；在所述介电层上方和所述沟槽内形成金属层；以及抛光所述金属层以去除位于所述介电环上面的所述金属层和来自所述沟槽内的所述金属层。
根据本发明的又一实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；在所述介电层上方形成图案化的光刻胶层，从而使得所述图案化的光刻胶层覆盖所述衬底的所述边缘区域并且在所述中心区域具有多个开口；穿过所述图案化的光刻胶层蚀刻所述介电层以在所述边缘区域中形成介电环以及在位于所述中心区域中的所述介电层中形成多个沟槽；在所述介电环上方和所述多个沟槽内形成金属层；以及实施化学机械抛光工艺以去除位于所述介电环上面的所述金属层和来自所述多个沟槽内的所述金属层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1是根据一些实施例构造的用于制造半导体器件的示例性方法的流程图。
图2、图3A、图3B、图4A、图4B、图5A和图6是根据一些实施例的示例性半导体器件的截面图。
图3C和图5B是根据一些实施例的示例性半导体器件的顶视图。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
图1是根据一些实施例的用于制造一个或多个半导体器件的方法100的流程图。下面将参考如图2、图3A、图3B、图3C、图4A、图4B、图5A、图5B和图6所示的半导体器件200，详细地讨论方法100。
参照图1和图2，方法100开始于操作102，提供衬底210。衬底210包括硅。可选地或附加地，衬底210可包括诸如锗的其他元素半导体。衬底210还可以包括化合物半导体，诸如，碳化硅、砷化镓、砷化铟和磷化铟。衬底210可以包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓和磷铟化镓。在一个实施例中，衬底210包括外延层。例如，衬底210可以具有位于块状半导体上面的外延层。此外，衬底210可以包括绝缘体上半导体(SOI)结构。例如，衬底210可包括掩埋氧化物(BOX)层，其中，通过诸如注氧分离(SIMOX)的工艺或其他适合的技术(诸如晶圆接合与研磨)形成该掩埋氧化物层。
衬底210还可包括通过诸如离子注入和/或扩散的工艺实施的多种p型掺杂区和/或n型掺杂区。这些掺杂区域包括n阱、p阱、轻掺杂区域(LDD)和各种被配置为形成各种集成电路(IC)器件(诸如，互补金属氧化物半导体场效应晶体硅(CMOSFET)、图像传感器和/或发光二极管(LED))的沟道掺杂轮廓(profiles)。衬底210还可包括形成在衬底中或衬底上的其他功能部件(诸如，电阻器或电容器)。
衬底210还可包括多种隔离部件。该隔离部件分离衬底210中的多个器件区域。隔离部件包括通过使用不同处理技术所形成的不同结构。例如，隔离部件可包括浅沟槽隔离(STI)部件。STI的形成可包括：在衬底210中蚀刻沟槽，并且用诸如氧化硅、氮化硅和/或氮氧化硅的绝缘材料填充沟槽。填充后的沟槽可以具有多层结构，诸如热氧化物衬垫层以及填充沟槽的氮化硅。可执行化学机械抛光(CMP)，以回抛光多余的绝缘材料以及平坦化隔离部件的顶面。
衬底210还可包括通过介电层和电极层所形成的栅极堆叠件。介电层可包括通过合适的技术(诸如化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、热氧化、它们的组合和/或其他合适的技术)所沉积的界面层(IL)和高k(HK)介电层。IL可包括氧化物、HfSiO和氮氧化物，并且HK介电层可包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)和/或其他合适的材料。电极层可包括单层或可选的多层结构，诸如以下各层的多种组合：具有提高器件性能的功函的金属层(功函金属层)；衬层；润湿层；附着层；金属、金属合金或金属硅化物的导电层。MG电极420可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、任何合适的材料和/或它们的组合。
衬底210还可包括集成以形成互连结构的多个层间介电(ILD)层和导电部件，其中，该互连结构被配置为将多种p型和n型掺杂区与其他功能部件(诸如栅电极)连接，以得到功能集成电路。在一个实例中，衬底210可包括互连结构的一部分，并且该互连结构包括多层互连(MLI)结构和与MLI结构集成的ILD层，从而提供电布线以将衬底210中的多种器件与输入/输出功率和信号连接。互连结构包括多种金属线、接触件和通孔部件(或通孔塞)。金属线提供水平的电布线。接触件将硅衬底和金属线之间的垂直连接，而通孔部件提供不同金属层中的金属线的垂直连接。
在本实施例中，衬底210具有边缘区域220(例如,晶圆外围)和中心区域240,中心区域240临近边缘区域220并且延伸至衬底210的中心(例如,晶圆的中心)。
通常，在制造半导体器件，可以抛光或平坦化衬底(例如，衬底210)以去除层(例如，金属层)或层的位于衬底210上方的部分。一种这样的工艺被称为化学机械抛光(CMP)。在典型的CMP工艺中，衬底210由将衬底210压至抛光垫(例如，旋转的垫片)的装置支撑。通常在抛光液、水和/或其他液体存在的情况下，垫片对衬底210进行抛光。通常，在边缘区域220中，用于CMP工艺的抛光率是不统一的。也就是说，边缘区域220比中心区域240经历更高的抛光率。不统一的抛光率导致边缘区域220的过抛光。由此，在随后的工艺中，可以不规则地(abnormally)过抛光在抛光工艺之前形成在边缘区域220中的部件，从而成为诸如剥落和颗粒/碎片的缺陷的来源。本发明的实施例提供了一种集成工艺以降低边缘区域220中的缺陷产生。
参照图1和图2，方法100进行步骤104，在衬底210的上方(包括边缘区域220上方和中心区域240上方)形成介电层310。介电层310可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、碳化硅、和/或其他合适材料。可以通过热氧化化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、热氧化、它们的组合或其他合适的技术来沉积介电层310。
参照图1和图2，方法100进行至步骤106，通过图案化设置在介电层310上方的光刻胶层410以形成图案化的光刻胶层412。在本实施例中，形成图案化的光刻胶层412，从而光刻胶层410覆盖边缘区域220以及根据集成电路(IC)布局在中心区域240中形成多个开口415。通过光刻工艺形成图案化的光刻胶层412。示例性的光刻工艺可以包括：形成光刻胶层410、通过光刻曝光工艺曝光光刻胶层410、实施曝光后烘焙工艺以及对光刻胶层410进行显影以形成图案化的光刻胶层412。通过旋涂技术和/或其他合适的技术沉积光刻胶层410。在光刻曝光工艺期间，当光刻胶层为正色调光刻胶时，光刻胶层410的溶解度增加。可选地，当光刻胶层为负色调光刻胶时，光刻胶层410的溶解度减小。取决于光刻胶类型(例如，正性或负性色调)，显影溶液可去除曝光部分或未曝光部分。如果光刻胶层410为正型光刻胶，则曝光部分被显影溶液溶解，未曝光部分留在衬底上方。如果光刻胶层410包括负型光刻胶，则曝光部分不被显影溶液溶解并且保留在衬底上方。
在实施例中，光刻胶层410为正型光刻胶。在光刻曝光工艺中，位于中心区域240的光刻胶层410的部分和位于边缘区域220中的光刻胶层410被阻挡于光源。因此，在PEB和显影工艺之后，保留位于边缘区域220中的光刻胶层410并且形成沟槽415。可选地，在另一实施例中，光刻胶层410为负型光刻胶。在光刻曝光工艺中，位于边缘区域220中的光刻胶层410和位于中心区域240的部分光刻胶层410曝露于光源。因此，在PEB和显影工艺之后，保留位于边缘区域220中的光刻胶层410并且形成沟槽415。
在本实施例中，在随后的抛光工艺中，边缘区域220具有设计为大于过抛光的宽度的第一宽度W1。此外，通过实施边角(edge bevel)去除(EBR)工艺去除位于边缘区域220中的边角区域416上方的光刻胶层410。当衬底210在多个速度之一的速度下旋转时，通过喷嘴分配EBR溶剂，其中，位于边角区域416处的光敏层溶解在溶剂中从而被去除。作为实例，通过配备有顶部和底部边角溶剂分配喷嘴的涂布工具实施EBR。边角区域416具有小于第一宽度W1的第二宽度W2。在一个实施例中，当第一宽度W1在约15mm至约40mm的范围内时，第二宽度W2为约2mm。
参照图1、图3A、图3B和图3C,方法100进行至步骤108，通过图案化的光刻胶层412蚀刻介电层310。结果，当开口415转移到中心区域240中的介电层310中的多个沟槽440中时，保留并形成被光刻胶层410覆盖的介电层310的部分。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。作为实例，湿蚀刻溶液可以包括HNO3、NH4OH、KOH、HF、HCl、NaOH、H3PO4、TMAH、其他合适的湿蚀刻溶液和/或它们的组合。可选地，干蚀刻工艺可以实施含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、其他合适的气体和/或它们的组合。
在形成沟槽440之后，如图3B所示，通过湿剥离或等离子体灰化去除图案化的光刻胶层412。从而,如图3C所示,在边缘区域220中,剩余的介电层310形成介电环450,介电环450具有第三宽度W3(＝W1-W2)。同时，开口415转移至中心区域240中的介电层310中的沟槽440并且衬底210暴露在边角区域416中。介电环450通过边角区域416与衬底210的边缘分开，边角区域416具有距离，即，第二宽度W2。
参照图1、图4A和图4B，方法100进行步骤110，金属层510沉积在衬底210上方并填充在沟槽440中。金属层510可以是互连结构的部分。按照所示出的，金属层510沉积在介电层450上方和边角区域416中的衬底210上方。在一些实施例中，在沉积金属层510之前，阻挡层505沉积在多个沟槽440中(包括介电环450上方和介电边角区域416中的衬底210上方)。阻挡层505可以包括难熔金属和它们的氮化物。在各个实施例中，阻挡层505包括钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、钴(Co)、氮化钨(WN)、氮化钛硅(TiSiN)、氮硅化钽(TaSiN)或它们的组合。阻挡层505可以包括多层薄膜。第一工具包括物理汽相沉积(PVD)工具、化学汽相沉积(CVD)工具、金属有机化学汽相沉积(MOCVD)工具和原子层沉积(ALD)工具或其他合适的工具。
然后，在阻挡层505上方沉积金属层510。金属层510可以包括铜或铜合金(诸如锰铜(CuMn)、铝铜(CuAl)、钛铜(CuTi)、钒铜(CuV)、铬铜(CuCr)、硅铜(CuSi)或铌铜(CuNb))、铝(Al)、钨(W)和/或其他合适的导电材料。可以通过ALD、PVD、CVD、金属有机化学汽相沉积(MOCVD)、电化学镀(ECP)和/或其他技术沉积金属层510。
在本实施例中，通过电化学镀(ECP)在ECP工具中形成金属层510。在ECP工具中，将衬底210浸入ECP电解液中，并且在ECP电解液中电镀金属层510。如图4A所示，金属层510自底向上填充沟槽440并且沉积在介电层450上方和边角区域416中的衬底210上方。在一个实施例中，金属层510是铜层并通过ECP沉积。
此外,如图4B所示,在ECP工具的EBR室中,通过金属EBR溶液去除金属层510的边角和边缘区域220中的阻挡层505,这形成金属EBR区域520。在一些实施例中，同时去除位于金属层510的边角下面的阻挡层505的部分。在一个实施例中,在ECP工具的EBR室中通过硫酸(H2SO4)、过氧化氢(H2O2)和去离子水的混合物去除铜层510的边角。
金属EBR区域520设计为具有第四宽度W4，第四宽度W4大于第二宽度W2并小于第一宽度W1。作为实例，当第二宽度为约2.0mm以及第一宽度W1在约15mm至约40mm的范围内时，第四宽度W4为约2.5mm，结果，衬底210又暴露在边角416中。
参照图1、图5A和图5B，方法100进行步骤112，使金属层510凹进以在相应的沟槽440中形成金属部件515。在本实施例中，通过CMP工艺使金属层510凹进。控制凹进深度从而去除位于沟槽440和介电环450上面的金属层510和阻挡层505。位于相应的沟槽440内的剩余的金属层510形成相应的金属部件515，以及两个相邻的金属部件515的每一个被介电层310分隔开。金属部件515可包括互连结构的部分(例如，金属线或接触金属部件)，该互连结构与ILD层集成，从而提供电布线以将衬底210中的多种器件与输入/输出功率和信号连接。
由于边缘区域220中的更高的蚀刻率，在凹进工艺期间形成过抛光区域610。按照所示出的，介电环450的朝着介电环450外部的厚度逐渐减小(即，变的越来越薄)。具有不统一的厚度的介电环450也被称作450’。在本实施例中，过抛光区域610具有第五宽度W5。如上所述，第一宽度W1设计为大于第五宽度W5。换句话说，如图5B所示,过抛光区域610在介电环450’内,介电环450’内没有形成图案(例如,沟槽)。从而，防止或消除了边缘区域220中由于过抛光部件引起的缺陷源。
可以在方法100之前、期间和之后提供额外的步骤，并且对于方法的其他实施例，可以替代或消除描述的一些步骤。作为实例，参照图6，蚀刻停止层(ESL)710形成在衬底210上方(包括金属部件515、介电环450’和边角区域416中的衬底210)以在随后的蚀刻工艺中保护金属部件515。ESL710可以包括氮化硅、氧化硅、氮氧化硅、碳化硅和/或本领域中已知的其他材料。可以通过PVD、CVD、ALD和/或其他合适的沉积工艺形成ESL710。
基于以上所述，本发明提供用于金属层CMP集成的方法。该方法采用：在晶圆的边缘区域中形成介电环而在晶圆的中心区域中形成部件。该方法限定：在金属抛光工艺中，介电环的宽度大于过抛光区域的宽度。该方法还采用在形成介电环和沉积金属层期间，实施边角去除工艺。该方法展示了防止或消除边缘区中由金属过抛光引起的缺陷源。
本发明提供了制造半导体器件的许多不同的实施例，这些实施例提供了超越现有方法的一种或多种改进。在实施例中，一种用于制造半导体器件的方法包括在衬底上方形成介电层。衬底具有边缘区域和中心区域。方法还包括：在边缘区域中形成介电环、在衬底的中心区域上方和衬底的边缘区域中的介电环上方形成金属层、以及抛光中心区域和边缘区域中的金属层以暴露衬底的边缘区域中的介电环。
在另一实施例中，该方法包括在衬底上方形成介电层。衬底具有边缘区域和中心区域。该方法还包括：图案化介电层以在衬底的边缘区域中形成介电环并且在衬底的中心区域中的介电层内形成沟槽。方法还包括：在介电环上方以及沟槽内形成金属层并抛光金属层以去除位于介电环上面的金属层和来自沟槽内的金属层。
在另一实施例中，该方法包括在衬底上方形成介电层。衬底具有边缘区域和中心区域。该方法包括在介电层上方形成图案化的光刻胶层，从而图案化的光刻胶层覆盖衬底的边缘区域并且在中心区域具有多个开口。该方法还包括：穿过图案化的光刻胶层蚀刻介电层以在边缘区域中形成介电环并且在中心区域中的介电层中形成多个沟槽。方法还包括：在介电环上方以及多个沟槽内形成金属层，并实施化学机械抛光工艺以去除覆盖介电环的金属层和来自多个沟槽内的金属层。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；在所述边缘区域中形成介电环；在所述衬底的所述中心区域上方和所述衬底的所述边缘区域中的所述介电环上方形成金属层；以及抛光位于所述中心区域和所述边缘区域中的所述金属层以暴露位于所述衬底的所述边缘区域中的所述介电环。
在上述方法中，在所述边缘区域中形成所述介电环包括：在所述介电层上方形成图案化的光刻胶层，其中，位于所述边缘区域中的所述介电层被所述图案化的光刻胶层覆盖；以及穿过所述图案化的光刻胶层蚀刻所述介电层。
在上述方法中，在所述介电层上方形成所述图案化的光刻胶层包括实施边角去除工艺。
在上述方法中，还包括在所述介电环上方形成阻挡层。
在上述方法中，还包括实施边角去除工艺以去除所述金属层的位于所述介电环上方的部分。
在上述方法中，在所述中心区域上方和位于所述衬底的所述边缘区域中的所述介电环上方形成所述金属层包括：通过电化学镀形成所述金属层。
在上述方法中，还包括：在所述衬底的所述中心区域上方和位于所述衬底的所述边缘区域中的所述介电环上方形成所述金属层之前，在所述衬底上方形成阻挡层。
在上述方法中，抛光位于所述中心区域和所述边缘区域中的所述金属层以暴露位于所述衬底的所述边缘区域中的所述介电环包括：对所述金属层实施化学机械抛光工艺。
根据本发明的另一实施例，还提供了一种用于金属化学机械抛光(CMP)的集成工艺的方法，包括：在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；图案化所述介电层以在所述衬底的所述边缘区域中形成介电环以及在所述衬底的所述中心区域内的所述介电层内形成沟槽；在所述介电层上方和所述沟槽内形成金属层；以及抛光所述金属层以去除位于所述介电环上面的所述金属层和来自所述沟槽内的所述金属层。
在上述方法中，图案化所述介电层以在所述衬底的所述边缘区域中形成所述介电环以及在所述衬底的所述中心区域中形成所述沟槽包括：在所述介电层上方形成图案化的光刻胶层，其中，位于所述边缘区域中的所述介电层被所述图案化的光刻胶层覆盖，其中，所述图案化的光刻胶层在所述中心区域中具有开口；以及穿过所述图案化的光刻胶层蚀刻所述介电层。
在上述方法中，在所述介电层上方形成所述图案化的光刻胶层包括实施边角去除工艺。
在上述方法中，所述金属层形成在所述介电环上方并填充所述沟槽包括：实施边角去除以去除来自所述介电环外部的所述金属层。
在上述方法中，在所述介电环上方和所述沟槽内形成所述金属层包括：通过电化学镀形成所述金属层。
在上述方法中，还包括：在所述介电环上方和所述沟槽内形成所述金属层之前，在所述衬底上方形成阻挡层。
在上述方法中，其中，抛光所述金属层包括对所述金属层实施化学机械抛光工艺。
在上述方法中，还包括：在抛光所述金属层之后，在所述衬底上方形成蚀刻停止层，包括在剩余的所述金属层和所述介电环上方形成所述蚀刻停止层。
根据本发明的又一实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；在所述介电层上方形成图案化的光刻胶层，从而使得所述图案化的光刻胶层覆盖所述衬底的所述边缘区域并且在所述中心区域具有多个开口；穿过所述图案化的光刻胶层蚀刻所述介电层以在所述边缘区域中形成介电环以及在位于所述中心区域中的所述介电层中形成多个沟槽；在所述介电环上方和所述多个沟槽内形成金属层；以及实施化学机械抛光工艺以去除位于所述介电环上面的所述金属层和来自所述多个沟槽内的所述金属层。
在上述方法中，在所述介电层上方形成所述图案化的光刻胶层包括实施边角去除工艺。
在上述方法中，在所述介电环上方和所述多个沟槽内形成所述金属层包括：通过电化学镀形成所述金属层。
在上述方法中，在所述介电环上方形成所述金属层包括：实施边角去除工艺以暴露所述介电环的部分。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种制造半导体器件的方法，包括：
在衬底上方形成介电层，所述衬底具有边缘区域和中心区域；
在所述边缘区域中形成介电环；
在所述衬底的所述中心区域上方和所述衬底的所述边缘区域中的所述介电环上方形成金属层；以及
抛光位于所述中心区域和所述边缘区域中的所述金属层以暴露位于所述衬底的所述边缘区域中的所述介电环。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312656A (zh) * 2020-03-03 2020-06-19 西安微电子技术研究所 Tsv盲孔电镀铜硬翘曲晶圆化学机械抛光前的预处理方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777424B2 (en) * 2018-02-27 2020-09-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080119032A1 (en) * 2006-11-20 2008-05-22 Semiconductor Manufacturing International (Shanghai) Corporation Etching method and structure using a hard mask for strained silicon mos transistors
CN102640267A (zh) * 2009-12-17 2012-08-15 朗姆研究公司 用于处理倒角边缘的方法和装置
CN102760710A (zh) * 2011-04-27 2012-10-31 联华电子股份有限公司 硅穿孔结构及其形成方法
JP2013030532A (ja) * 2011-07-27 2013-02-07 Hitachi High-Technologies Corp プラズマ処理装置
JP2014036026A (ja) * 2012-08-07 2014-02-24 Hitachi High-Technologies Corp プラズマ処理装置及びプラズマ処理方法
JP2014053348A (ja) * 2012-09-05 2014-03-20 Disco Abrasive Syst Ltd ウエーハの加工方法
CN104795384A (zh) * 2014-01-22 2015-07-22 台湾积体电路制造股份有限公司 具有绝缘体上硅(soi)衬底上的金属环的半导体器件结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080119032A1 (en) * 2006-11-20 2008-05-22 Semiconductor Manufacturing International (Shanghai) Corporation Etching method and structure using a hard mask for strained silicon mos transistors
CN102640267A (zh) * 2009-12-17 2012-08-15 朗姆研究公司 用于处理倒角边缘的方法和装置
CN102760710A (zh) * 2011-04-27 2012-10-31 联华电子股份有限公司 硅穿孔结构及其形成方法
JP2013030532A (ja) * 2011-07-27 2013-02-07 Hitachi High-Technologies Corp プラズマ処理装置
JP2014036026A (ja) * 2012-08-07 2014-02-24 Hitachi High-Technologies Corp プラズマ処理装置及びプラズマ処理方法
JP2014053348A (ja) * 2012-09-05 2014-03-20 Disco Abrasive Syst Ltd ウエーハの加工方法
CN104795384A (zh) * 2014-01-22 2015-07-22 台湾积体电路制造股份有限公司 具有绝缘体上硅(soi)衬底上的金属环的半导体器件结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312656A (zh) * 2020-03-03 2020-06-19 西安微电子技术研究所 Tsv盲孔电镀铜硬翘曲晶圆化学机械抛光前的预处理方法

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