KR20070032855A - 리세스채널을 갖는 반도체소자의 게이트라인 형성방법 - Google Patents

리세스채널을 갖는 반도체소자의 게이트라인 형성방법 Download PDF

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Abstract

본 발명의 리세스채널을 갖는 반도체소자의 게이트라인 형성방법은, 반도체기판의 셀 영역 및 오버레이 키 영역에 각각 리세스채널용 트랜치 및 단차를 갖는 오버레이 키를 형성하는 단계와, 리세스채널용 트랜치 및 오버레이 키가 형성된 반도체기판 전면에 게이트도전막을 형성하는 단계와, 게이트도전막의 상부면을 평탄화시키는 단계와, 오버레이 키 위의 게이트도전막을 제거하여 오버레이 키의 단차가 노출되도록 하는 단계와, 게이트도전막 위에 금속실리사이드막 및 하드마스크 절연막을 순차적으로 적층하는 단계와, 하드마스크 절연막 위에 게이트라인 패터닝을 위한 마스크막패턴을 형성하되, 마스크막패턴은 오버레이 키의 단차를 이용하여 리세스채널용 트랜치와 얼라인되도록 하는 단계와, 그리고 마스크막패턴을 이용하여 하드마스크 절연막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트라인을 형성하는 단계를 포함한다.
리세스채널, 게이트얼라인, 평탄화, 오버레이

Description

리세스채널을 갖는 반도체소자의 게이트라인 형성방법{Method of forming a gate line in semiconductor device having recessed channel}
도 1 내지 도 13은 본 발명에 따른 리세스채널을 갖는 반도체소자의 게이트라인 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 14는 종래의 방법을 사용하여 게이트라인을 형성한 후에 측정한 레지듀얼(residual)을 나타낸 도면이다.
도 15는 본 발명에 따른 방법을 사용하여 게이트라인을 형성한 후에 측정한 레지듀얼을 나타낸 도면이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 리세스채널을 갖는 반도체소자의 게이트라인 형성방법에 관한 것이다.
최근 반도체소자의 집적도가 증가함에 따라 플래너(planar) 구조에서 야기되는 숏채널효과(short channel effect)와 같은 문제를 해결하기 위한 다양한 구조의 트랜지스터가 제안되고 있다. 일 예로서 기판의 일부를 리세스하여 리세스영역을 따라 채널이 형성되도록 한 리세스채널을 갖는 반도체소자는, 소자의 집적도를 감 소시키지 않으면서도 유효채널길이를 증가시킬 수 있는 것으로 알려져 있다.
이와 같은 리세스채널을 갖는 반도체소자에 있어서, 게이트라인과 리세스채널용 트랜치 사이의 얼라인 여부는 소자의 특성에 큰 영향을 끼친다. 즉 게이트라인과 리세스채널용 트랜치 사이에 미스얼라인이 발생하게 되면, 특정부분에 전계가 집중되어 소자의 안정성이 저하되는 등의 문제가 발생한다. 통상적으로 게이트라인과 리세스채널용 트랜치 사이의 얼라인을 위하여, 셀 영역 내의 리세스채널용 트랜치 형성과 동시에 오버레이 키 영역에는 단차를 갖는 오버레이 키를 형성한다. 그리고 게이트도전막, 금속실리사이드막 및 하드마스크 절연막을 순차적으로 적층한다. 다음에 하드마스크 절연막 위에 게이트패터닝용 포토레지스트막패턴을 형성하는데, 이때 게이트패터닝용 포토레지스트막패턴과 리세스채널용 트랜치 사이의 얼라인은 오버레이 키의 단차를 이용하여 수행한다. 다음에 게이트패터닝용 포토레지스트막패턴을 이용한 패터닝을 수행하여 게이트라인을 형성한다.
그런데 이와 같은 과정에 있어서, 셀 영역 내의 리세스채널용 트랜치의 존재로 인하여, 게이트도전막의 표면은 굴곡이 생기며, 이는 후속공정에 나쁜 영향을 끼친다. 따라서 게이트도전막을 형성한 후에, 화학적기계적평탄화(CMP; Chemical Mechanical Polishing)를 이용한 평탄화를 수행하여 표면을 평탄화시키는 공정을 수행하여야 한다. 그런데 이 평탄화에 의해 오버레이 키 영역의 게이트도전막도 평탄화되어 단차가 부분적으로 짧아지는 문제가 발생한다. 이와 같이 오버레이 키 영역의 단차가 짧아지게 되면, 게이트패터닝용 포토레지스트막패턴을 형성하는데 있어서, 리세스채널용 트랜치와의 미스얼라인이 발생할 가능성이 높아진다.
본 발명이 이루고자 하는 기술적 과제는, 게이트도전막에 대한 평탄화에 의해 오버레이 키의 단차 감소로 인한 미스얼라인이 발생하지 않도록 오버레이 키의 단차가 유지되도록 할 수 있는 리세스채널을 갖는 반도체소자의 게이트라인 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널을 갖는 반도체소자의 게이트라인 형성방법은, 반도체기판의 셀 영역 및 오버레이 키 영역에 각각 리세스채널용 트랜치 및 단차를 갖는 오버레이 키를 형성하는 단계; 상기 리세스채널용 트랜치 및 오버레이 키가 형성된 반도체기판 전면에 게이트도전막을 형성하는 단계; 상기 게이트도전막의 상부면을 평탄화시키는 단계; 상기 오버레이 키 위의 게이트도전막을 제거하여 상기 오버레이 키의 단차가 노출되도록 하는 단계; 상기 게이트도전막 위에 금속실리사이드막 및 하드마스크 절연막을 순차적으로 적층하는 단계; 상기 하드마스크 절연막 위에 게이트라인 패터닝을 위한 마스크막패턴을 형성하되, 상기 마스크막패턴은 상기 오버레이 키의 단차를 이용하여 상기 리세스채널용 트랜치와 얼라인되도록 하는 단계; 및 상기 마스크막패턴을 이용하여 상기 하드마스크 절연막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 오버레이 키 위의 게이트도전막을 제거하여 상기 오버레이 키의 단차가 노출되도록 하는 단계는, 상기 게이트도전막 위에 상기 오버레이 키를 노출시키는 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 게이트도전막의 노출부분을 제거하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함할 수 있다.
상기 게이트도전막은 폴리실리콘막으로 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 13은 본 발명에 따른 리세스채널을 갖는 반도체소자의 게이트라인 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 특히 도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이고, 도 5, 도 7, 도 8 및 도 9는 도 3의 "A" 부분을 확대하여 나타내 보인 도면들이며, 그리고 도 12는 도 11의 선 ⅩⅡ-ⅩⅡ'을 따라 절단하여 나타내 보인 단면도이다.
먼저 도 1에 도시된 바와 같이, 트랜치 소자분리막(102)을 형성하여 반도체기판(100)의 셀 영역을 한정한다. 다음에 셀 영역에 리세스채널용 트랜치(104)를 형성한다. 상기 리세스채널용 트랜치(104)를 형성하기 위하여, 먼저 반도체기판(100) 위에 리세스채널용 트랜치(104)가 형성될 반도체기판(100)의 표면을 노출시키는 마스크막패턴(미도시)을 형성한다. 그리고 이 마스크막패턴을 식각마스크로 한 식각으로 반도체기판(100)의 노출부분을 일정 깊이 식각하여 리세스채널용 트랜치(104)를 형성한다. 리세스채널용 트랜치(104)를 형성한 후에는 상기 마스크막패 턴을 제거한다.
한편 상기 리세스채널용 트랜치(104)를 형성할 때, 반도체기판(100)의 오버레이 키 영역에는 오버레이 키가 형성된다. 즉 도 2 및 도 3에 도시된 바와 같이, 반도체기판(100)의 오버레이 키(overlay key) 영역에는 오버레이 키(200)가 형성된다. 비록 도면에는 2개의 오버레이 키만 도시되어 있지만, 오버레이 키의 개수에 대해서는 한정되지 않는다. 상기 오버레이 키(200)는 단차(d)를 가지며, 이 단차(d)에 의해 후속공정에서 리세스채널용 트랜치(104)와 게이트패터닝용 포토레지스트막패턴의 얼라인이 이루어진다.
다음에 도 4 및 도 5에 도시된 바와 같이, 전면에 게이트도전막으로서, 예컨대 폴리실리콘막(300)을 형성한다. 셀 영역에는 폴리실리콘막(300)을 형성하기 전에 게이트산화막(106)을 먼저 형성한다. 폴리실리콘막(300)은 리세스채널용 트랜치(104)를 매립하면서 반도체기판(100) 위로 일정 두께만큼 돌출된다. 셀 영역에서의 폴리실리콘막(300)의 상부 표면에서의 토팔러지(topology)는 리세스채널용 트랜치(104)로 인하여 굴곡진 형상이 된다. 그리고 오버레이 키 영역에서의 폴리실리콘막(300)의 상부 표면에서의 토팔러지도 오버레이 키(200)의 단차로 인하여 제1 단차(d1)를 갖게 된다.
다음에 도 6 및 도 7에 도시된 바와 같이, 폴리실리콘막(300)의 상부면을 평탄화시키기 위한 평탄화공정을 수행한다. 이 평탄화공정은 화학적기계적평탄화(CMP)방법을 사용하여 수행할 수 있다. 평탄화공정을 수행하게 되면, 셀 영역의 폴리실리콘막(300)의 상부면은 평탄화되고, 오버레이 키 영역내의 폴리실리콘막(300) 의 단차(d2)가 감소된다.
다음에 도 8을 참조하면, 도 6 및 도 7에 나타낸 바와 같은 상태에서 후속 공정을 진행하게 되면, 오버레이 키 영역내에서의 폴리실리콘막(300)의 감소된 단차(d2)로 인하여 리세스채널용 트랜치(104)와 게이트패터닝용 포토레지스트막패턴 사이의 얼라인이 정확하게 이루어지지 않게 된다. 따라서 상기 오버레이 키 영역의 오버레이 키(200)를 노출시키는 개구부(410)를 갖는 마스크막패턴을, 예컨대 포토레지스트막패턴(400)으로 형성한다. 이 포토레지스트막패턴(400)은 셀 영역은 모두 덮고, 단지 오버레이 키 영역의 오버레이 키(200) 위의 폴리실리콘막(300)을 노출시킨다.
다음에 도 9에 도시된 바와 같이, 상기 포토레지스트막패턴(400)을 식각마스크로 한 식각공정을 수행하여 오버레이 키(200) 위에서 노출되어 있는 폴리실리콘막(300)을 제거한다. 그러면 오버레이 키(200)의 원래의 단차가 그대로 노출되게 된다. 상기 식각공정을 수행한 후에는, 통상의 방법을 사용하여 포토레지스트막패턴(400)을 제거한다.
다음에 도 10 내지 도 12에 도시된 바와 같이, 폴리실리콘막(300) 위에 금속실리사이드막으로서 텅스텐실리사이드막(400)을 형성하고, 이어서 그 위에 하드마스크 절연막으로서 질화막(500)을 형성한다. 그리고 질화막(500) 위에 게이트패터닝을 위한 마스크막패턴을, 예컨대 포토레지스트막패턴(600)으로 형성한다. 이때 포토레지스트막패턴(600)과 리세스채녈용 트랜치(104) 사이의 얼라인은 오버레이 키(200)를 이용하여 이루어지는데, 구체적으로 도 11 및 도 12에 나타낸 단차지역 (a, b, c)에서의 신호를 이용하여 이루어진다.
다음에 도 13에 도시된 바와 같이, 상기 포토레지스트막패턴(600)을 식각마스크로 한 식각으로 질화막(500), 텅스텐실리사이드막(400) 및 폴리실리콘막(300)의 노출부분을 순차적으로 제거한다. 그러면 리세스채널용 트랜치(104)에 얼라인되는 게이트라인(700)이 만들어진다. 이 게이트라인(700)은 폴리실리콘막패턴(310), 텅스텐실리사이드막패턴(410) 및 질화막패턴(510)이 순차적으로 적층된 구조를 갖는다.
도 14는 종래의 방법을 사용하여 게이트라인을 형성한 후에 측정한 레지듀얼(residual)을 나타낸 도면이고, 도 15는 본 발명에 따른 방법을 사용하여 게이트라인을 형성한 후에 측정한 레지듀얼을 나타낸 도면이다.
먼저 도 14에 나타낸 바와 같이, 종래의 경우 레지듀얼은 X축을 따라 9nm가 측정되었고 Y축을 따라서도 9nm가 측정되었다. 이에 반하여 도 15에 나타낸 바와 같이, 본 발명의 경우 레지듀얼은 X축을 따라 3nm가 측정되었고 Y축을 따라서는 6nm가 측정되었다. 레지듀얼이 작다는 것은 미스얼라인이 작게 발생하였다는 것을 의미하므로, 본 발명의 경우 종래의 경우보다 미스얼라인이 X축 방향 및 Y축 방향 모두 작게 발생한다는 것을 알 수 있다. 이는 오버레이 키의 단차를 회복시킴으로써 게이트패터닝을 위한 포토레지스트막패턴과 리세스채널용 트랜치와의 얼라인이 상대적으로 정확하게 이루어진다는 것을 의미한다.
지금까지 설명한 바와 같이, 본 발명에 따른 리세스채널을 갖는 반도체소자 의 게이트라인 형성방법에 의하면, 게이트도전막에 대한 평탄화를 수행하더라고, 오버레이 키 영역에 대한 선택적 마스크공정 및 식각공정에 의해 오버레이 키의 단차가 유지되도록 함으로써, 게이트패터닝용 포토레지스트막패턴이 리세스채널용 트랜치와 정확하게 얼라인될 수 있도록 할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체기판의 셀 영역 및 오버레이 키 영역에 각각 리세스채널용 트랜치 및 단차를 갖는 오버레이 키를 형성하는 단계;
    상기 리세스채널용 트랜치 및 오버레이 키가 형성된 반도체기판 전면에 게이트도전막을 형성하는 단계;
    상기 게이트도전막의 상부면을 평탄화시키는 단계;
    상기 오버레이 키 위의 게이트도전막을 제거하여 상기 오버레이 키의 단차가 노출되도록 하는 단계;
    상기 게이트도전막 위에 금속실리사이드막 및 하드마스크 절연막을 순차적으로 적층하는 단계;
    상기 하드마스크 절연막 위에 게이트라인 패터닝을 위한 마스크막패턴을 형성하되, 상기 마스크막패턴은 상기 오버레이 키의 단차를 이용하여 상기 리세스채널용 트랜치와 얼라인되도록 하는 단계; 및
    상기 마스크막패턴을 이용하여 상기 하드마스크 절연막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 게이트라인 형성방법.
  2. 제1항에 있어서, 상기 오버레이 키 위의 게이트도전막을 제거하여 상기 오버레이 키의 단차가 노출되도록 하는 단계는,
    상기 게이트도전막 위에 상기 오버레이 키를 노출시키는 포토레지스트막패턴을 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 게이트도전막의 노출부분을 제거하는 단계; 및
    상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 게이트라인 형성방법.
  3. 제1항에 있어서,
    상기 게이트도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 게이트라인 형성방법.
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