JP2004214465A

JP2004214465A - 半導体装置の製造方法

Info

Publication number: JP2004214465A
Application number: JP2003000743A
Authority: JP
Inventors: Kazunori Yoshikawa; 和範吉川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-07
Filing date: 2003-01-07
Publication date: 2004-07-29

Abstract

【課題】上層レジストパターンにＳｉＯ_２のエッチング保護膜を形成後、下層レジストをエッチングし、パターン倒れのない２層レジストパターンを形成し、このパターンを使用したより正確な寸法を有する半導体装置の製造法を提供する。
【解決手段】基板上に導電性膜下層レジスト、上層レジストを成膜後、上層レジストに第１のパターンを形成後、高圧力の不活性ガス中で第１のパターン表面にＳｉを析出させ、このパターンをマスクとして酸素を含むガスで下層レジストをエッチングし、第２のパターンを形成、この第１、第２のパターンを使用して半導体装置を製造する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体製造プロセスにおいて２層レジストパターンを形成し、その２層レジストパターンを用いた半導体装置の製造方法に係るものである。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいて従来の３層レジストパターンの形成方法では、基板上に下層レジスト膜、ＳＯＧ膜、上層レジスト膜を形成し、上層レジスト膜をパターニングして上層レジストパターンを形成し、これをマスクにしてＳＯＧ膜、下層レジスト膜を順次エッチングすることにより、３層レジストパターンを得ているが、上層レジストをパターニングする際、ＳＯＧ膜の膜厚変化によって上層レジストパターン寸法が変動するという問題があった。
一方、従来の２層レジストパターンの形成方法は、上層レジストにＳｉを含ませることにより、下層レジストのエッチングに対する耐性を持たせて、前記３層レジストプロセスにおける寸法変動の問題を解消することが示されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−３４３７５７号公報（第２頁、右欄［０００６］）
【０００４】
【発明が解決しようとする課題】
しかしながら上記従来の２層レジストプロセスでは、上層レジストに十分な下層レジストエッチング耐性を持たせようとしてＳｉの添加量を上げると、解像性に代表される上層レジストのリソグラフィー性能が損なわれ、その結果、寸法誤差が大きくなるという問題点があった。これを解消しようとして、上記特許文献１では、上層レジストのＳｉ添加量をあげることなく下層レジストの選択性をあげることを目的としているが、（第２頁、右欄［００１１］）最終形状は上層レジストパターンが反転した形で形成されるため、ホールパターンなどの形成は円柱型に上層レジストパターンを形成する必要があり、パターン倒れが発生するという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、解像性を低下させずに高アスペクト比のレジストパターンが得られるとともに、ホール系、配線系を問わないレジストパターンの形成することによってより微細化可能な半導体装置を製造する方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
半導体装置の製造方法であって、導電性膜が設けられた半導体基板上に、下層レジスト膜およびシリコンを含む上層レジスト膜を成膜するステップと、上層レジスト膜を写真製版、ドライエッチングにより、第１のパターンを形成するステップと、高圧力の不活性ガス中で、第１のパターン表面にシリコンを析出させるステップと、第１のパターンをマスクとし、酸素を含む混合ガスを用いて、下層レジスト膜にドライエッチングを施して第２のパターンを形成するステップと、第１、第２のパターンをマスクとして導電性膜をドライエッチングするステップとを有するものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。
図１は、本発明の実施の形態１に係る２層構造のレジストパターン１０の形成およびそのパターン１０を使用した半導体装置の製造方法を順に示す断面図である。まず、図１（Ａ）に示すように、導電性膜６等が設けられている半導体基板３上に下層レジスト膜１、シリコンを含む上層レジスト膜２を順に成膜する。この際、下層レジスト膜１に含まれるＣの重量％は５０％を越えるものである。次に図１（Ｂ）に示すように、前記上層レジスト膜２を通常の写真製版技術およびドライエッチングによってパターニングを行い、第１のレジストパターン２Ａを形成する。次に図１（Ｃ）に示すように、前記第１のレジストパターン２Ａの表面にシリコン４を析出させる。このシリコン４の表面析出法は、窒素やアルゴン等の不活性ガスの高圧力下で前記第１のレジストパターン２Ａに応力を印加するという物理的作用によって行うものである。前記圧力とその印加時間は、レジスト膜材や第１のレジストパターン２Ａのアスペクト比等によって決定されるものである。
次に図１（Ｄ）に示すように、前記レジストパターン２Ａをマスクとしてドライエッチングを行い、前記下層レジスト膜１に前記レジストパターン２Ａを転写する。この時のエッチングガスは酸素を含み、かつ対ＳｉＯ_２選択比が２以上の条件で行うものであり、例えばＣｌ_２Ｏ_２Ａｒの混合ガスが用いられる。このような条件下では、前記第１のレジストパターン２Ａ表面に析出しているシリコン４がＳｉＯ_２５となってエッチング保護膜として機能し、高選択にて前記下層レジスト膜１をエッチングすることが可能となり、前記第１のレジストパターン２Ａの寸法変化が生じることなく、第１のレジストパターン２Ａおよび第２のレジストパターン１Ａを有した２層構造のレジストパターン１０が得られる。この後、前記レジストパターン１０をマスクとして、前記基板３上に設けられている例えば、ポリシリコンやタングステン、アルミ等の下地導電性膜６のドライエッチングを行い、より正確に微細化された半導体装置を製造する。
なお、前記第１のレジストパターン２Ａの表面にシリコン４を析出させるのに物理的に応力印加する方法を示したが、第１のレジストパターン２Ａ表面との置換反応を促進させる溶剤に浸す化学的作用によって行ってもよい。
【０００７】
このようにこの実施の形態１による半導体装置の製造方法によれば、第１のレジストパターン２Ａの解像性を低下させることがないので、高アスペクト比の２層構造のレジストパターン１０が得られ、このパターンを使用した半導体装置の製造方法であるので、より正確な微細寸法を有する半導体装置が得られるという効果がある。
【０００８】
実施の形態２．
次に、実施の形態２を図に基づいて説明する。
図２は本発明の実施の形態２に係るレジストパターン１０の形成およびそのパターンを使用した半導体装置の製造方法を順に示す断面図である。前記実施の形態１と同様に、まず図２（Ａ）に示すように、導電性膜６等が設けられている半導体基板３上に下層レジスト膜１、シリコンを含む上層レジスト膜２を順に成膜する。この際、下層レジスト膜１に含まれるＣの重量％は５０％を越えるものである。次に図２（Ｂ）に示すように、前記上層レジスト膜２を通常の写真製版技術、ドライエッチングによってパターニングを行い、第１のレジストパターン２Ａを形成する。
次に図２（Ｃ）に示すように、前記第１のレジストパターン２Ａの表面に前記実施の形態１と同様な方法にてシリコン４を析出させる。引き続き図２（Ｄ）に示すように、前記第１のレジストパターン２Ａ表面に析出したシリコンを酸化させＳｉＯ_２５を形成する。この方法は、酸素雰囲気中でパターン崩れが発生しない温度以下で熱処理を行うものである。次に図２（Ｅ）に示すように、前記レジストパターン２Ａをマスクとしてエッチングを行い、前記下層レジスト膜１に前記レジストパターン２Ａを転写し、第２のレジストパターン１Ａを形成する。これにより、第１のレジストパターン２Ａに寸法変化の生じることのない２層構造のレジストパターン１０が得られる。なお、前記下層レジスト膜１のエッチングに用いるエッチングガスには酸素を含むものを使用する必要はない。
従って、基板３に設けられた下地の、例えばポリシリコン等の導電性膜への選択比を考慮したとき、酸素を含むエッチングガス方法に比較してより有利な方法であると言える。次に前記実施の形態１と同様に、導電性膜６をドライエッチングし、半導体装置を製造する。
【０００９】
このようにこの実施の形態２による半導体装置の製造方法によれば、前記に加え第１のレジストパターン２Ａの表面に保護膜ＳｉＯ_２を形成した後に下層レジスト膜１をエッチングしているので、下層レジスト１に対する上層レジスト２のエッチング選択比を上げることが可能となるという効果を奏する。
また、さらにエッチングガスに酸素を含むものを使用する必要がないので、下地層のポリシリコン等の導電性膜への選択比を考慮したとき、酸素を含むエッチングガス方法に比較して、よりよいエッチング特性が得られるという効果がある。
【００１０】
【発明の効果】
この発明は、以上述べたようなステップを有する半導体装置の製造方法であるので、以下のような効果がある。
導電性膜が設けられた半導体基板上に下層レジスト膜、上層レジスト膜を成膜し、上層レジスト膜を写真製版、ドライエッチングにより第１のパターンを形成し、高圧力の不活性ガス中で第１のパターン表面にシリコンを析出させ、第１のパターンをマスクとし、酸素を含む混合ガスを用いて下層レジスト膜をドライエッチングして第２のパターンを形成する２層レジストパターンの形成し、第１、第２のパターンをマスクとして導電性膜をドライエッチングするので、第１のレジストパターンの解像性を低下させることなく、高アスペクト比の２層構造のレジストパターンが得られ、このパターンを使用した半導体装置の製造方法であるので、より正確な微細寸法を有する半導体装置が得られるという優れた効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造方法のステップ順を示す断面図である。
【図２】この発明の実施の形態２による半導体装置の製造方法のステップ順を示す断面図である。
【符号の説明】
１下層レジスト、１Ａ第２のレジストパターン、２上層レジスト、
２Ａ第１のレジストパターン、３半導体基板、４析出シリコン、
５ＳｉＯ_２、６導電性膜、１０レジストパターン。

Claims

次のステップを有することを特徴とする半導体装置の製造方法。
（１）導電性膜が設けられた半導体基板上に、下層レジスト膜およびシリコンを含む上層レジスト膜を成膜するステップ。
（２）前記上層レジスト膜に写真製版、ドライエッチングを施し、第１のパターンを形成するステップ。
（３）高圧力の不活性ガス中で、前記第１のパターン表面にシリコンを析出させるステップ。
（４）前記第１のパターンをマスクとし、酸素を含む混合ガスを用いて前記下層レジスト膜にドライエッチングを施し、第２のパターンを形成するステップ。
（５）前記第１、第２のパターンをマスクとし、前記導電性膜をドライエッチングするステップ。
次のステップを有することを特徴とする半導体装置の製造方法。
（１）導電性膜が設けられた半導体基板上に、下層レジスト膜およびシリコンを含む上層レジスト膜を成膜するステップ。
（２）前記上層レジスト膜に写真製版、ドライエッチングを施し、第１のパターンを形成するステップ。
（３）高圧力の不活性ガス中で、前記第１のパターン表面にシリコンを析出させるステップ。
（４）前記第１のパターン表面に析出したシリコンを酸化して酸化シリコンとするステップ。
（５）前記第１のパターンをマスクとし、前記下層レジスト膜にドライエッチングを施し、第２のパターンを形成するステップ。
（６）前記第１、第２のパターンをマスクとし、前記導電性膜をドライエッチングするステップ。
ステップ（４）における析出シリコンの酸化が、酸素雰囲気中で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
ステップ（５）におけるドライエッチングが、酸素を含まないエッチングガスを用いて行われることを特徴とする請求項２に記載の半導体装置の製造方法。