JP2001110900A - 二重ダマシン構造を有する集積回路およびその製造工程 - Google Patents
二重ダマシン構造を有する集積回路およびその製造工程Info
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Abstract
な工程を削減し二重ダマシン構造を形成できる製造方法
を提供する。 【解決手段】二重ダマシン構造を製造する工程である。
この工程は、スタックの上方に2個のマスクが形成され
る絶縁体層とストップ層を含むスタックを形成するもの
である。マスクのうちの1個は、絶縁体層のビアあるい
はコンタクト開口を形成するのに用いられ、第ニのマス
クは集積回路に相互接続のための凹部を形成するのに用
いられる。
Description
製造工程に係わり、特に集積回路の二重ダマシン構造を
有する集積回路およびその製造工程に関する。
を形成し、この凹部に導電性材料を充填して相互接続を
形成し、その凹部に集積回路用の相互接続を製造する工
程である。二重ダマシンは多重レベル相互接続工程であ
り、単一ダマシンでの凹部形成ステップに加えて、その
工程中で導電性コンタクト(または、ビア)開口を絶縁
体層に形成するものである。導電性材料が凹部および導
電性コンタクト(または、ビア)開口に形成される。一
つに標準的二重ダマシン工程では、導電性構造に第一の
酸化層を堆積させることである。ハードマスクが第一の
酸化膜上に形成され、さらに第一のパターン化されたフ
ォトレジスト層がハードマスク上に形成される。パター
ンとして第一のフォトレジスト層を用い、ハードマスク
はパターン化される。第一のフォトレジスト層は除去さ
れ、その後、第一の酸化層がハードマスクの上に形成さ
れる。 第二のパターン化されたフォトレジスト層は第
二の酸化層上に形成される。第一のフォトレジスト層お
よび第二のフォトレジスト層はエッチングされ、二重ダ
マシン開口が形成される。第一のフォトレジスト層はパ
ターンとしてハードマスクが用いられ、エッチストップ
層として下層導電性構造が用いられてエッチングされ
る。 第二のフォトレジスト層はパターンとして第二の
フォトレジスト層を用い、エッチストップ層としてハー
ドマスクが用いられてエッチングされる。その後、第二
のフォトレジスト層は除去される。本発明に係わる製造
工程は、組合わされた異なる工程を有し、二重ダマシン
構造を形成するものである。例えば、ハードマスクは、
第二に誘電体層を形成するのに先行してパターン化され
る。これにより、部分的に製造された集積回路は、異な
る堆積層を形成する異なる工程システムとパターン化ス
テップ間に運ばれる。他の二重ダマシン工程において、
誘電体は形成され、さらに、第一のフォトレジストを用
いてパターン化される。第一のフォトレジストは除去さ
れ、誘電体は第二のフォトレジストを用い再びパターン
化される。ビアと凹部は異なるパターンステップを用い
て形成される。
チングが用いられ、凹部の深さが制御される。この工程
は制御が難しい。このため、余分な工程を削減し二重ダ
マシン構造を形成できる製造工程が要望されている。
造を形成する工程に関するものである。本工程は2個の
マスクがスタックの上方に形成される絶縁体層とエッチ
ストップ層を有するスタック形成工程を含む。この第一
のマスクは絶縁体層にビアまたはコンタクト開口を形成
するのに用いられ、第二のマスクは絶縁体層に相互接続
用の凹部を形成するのに用いられる。より好まし実施形
態では、凹部はビアあるいはコンタクト開口に先行して
形成される。スタックが形成された後に2個のマスク層
を用いることで、幾つかの工程と部分的に製造された集
積回路のシステム間での搬送を減らすことができる。換
言すれば、絶縁体層とエッチストップ層が形成され、続
いてパターン化され、二重ダマシン構造が形成される。
さらに、絶縁体層とエッチストップ層は同じチャンバあ
るいはチャンバのクラスタ内に形成される。さらに少な
くとも一個のレジスト工程をなくすことができる。
マシン構造を形成する工程を説明するものである。本工
程は2個のマスクがスタックの上方に形成される絶縁体
層とエッチストップ層を有するスタック形成工程とを含
む。第一のマスクは絶縁体層のビアあるいはコンタクト
開口を形成するためのものであり、第二のマスクは絶縁
体層に相互接続用の凹部を形成するためのものである。
より好ましい実施形態は、ビアあるいはコンタクト開口
が凹部の形成に先行して形成されることである。スタッ
クが形成された後に2個のマスク層を用いることで、幾
つかの工程と部分的製造された集積回路をシステム間で
搬送するのを減らすことができる。換言すれば、絶縁体
層とエッチストップ層が形成され、続いてパターン化さ
れ、二重ダマシン構造が形成される。さらに、絶縁体層
とエッチストップ層は同じチャンバあるいはチャンバの
クラスタ内に形成される。
部分には同一符号を付して説明する。図1は本発明の実
施形態に用いられる集積回路の製造工程を説明するフロ
ーチャートである。図2−図7は図1に示す工程を用い
た連続する製造段階での集積回路の概略図である。ステ
ップ10では、第一の絶縁体層105は基板100上に
形成される。この第一の絶縁体層105は、例えば高密
度堆積シリコン酸化物(例えばSiO 2)のような誘電
体である。より好ましくは、第一の絶縁体層は、ホウ燐
珪酸塩ガラス、燐珪酸塩ガラス、燐および/またはボロ
ンドープテトラエチルオルト珪素酸ガラス、塗布ガラス
膜(Spin on Glass)、キセロゲル、エロ
ーゲル、ポリマ、フッカ処理された酸化物、水素含有塗
布ガラス膜(Hydrogen SilsesQuio
xane)のようなその他低誘電率フィルムから製造さ
れるガラスである。
導体、あるいはGaAsまたはSiGeのような化合物
半導体である。より好ましくは、基板100は誘電体、
導電体あるいはその他の材料からなる集積回路の中間層
である。さらに、基板100の上表面101は、平坦で
はない。この例の場合、第一の絶縁体層105は、例え
ば周知の化学機械研磨(CMP)を用いて平坦化され
る。
0が第一の絶縁体層105の上方あるいは第一の絶縁体
層105と直接接して形成される。より好ましい実施形
態として、一層あるいは多層がエッチストップ層110
と第一の絶縁体層105間に形成される。エッチストッ
プ層に用いられる材料は、選択エッチングに対して第二
の絶縁体層115より大きい耐エッチング性を有する材
料から選択される。換言すれば、エッチストップ層11
0は選択エッチング液にさらされたとき、第二の絶縁体
層115よりもエッチングされる割合が小さい。例え
ば、エッチストップ層は第二の絶縁体層がSiO2であ
る場合にはTiNである。さらに、エッチストップ層は
Ta、TaN、Si3N4、シリコンリッチ酸化物、多
層SiO2誘電体層である。
がエッチストップ層110の上方あるいは直接接して形
成される。第二の絶縁体層115は、第一の絶縁体層1
05を形成するのに用いたと同様の材料と工程を用いて
形成される。ステップ25では、第一のパターン120
が第二の絶縁体層115の上方あるいは直接接して形成
される。第一のパターンマスクは、ビアあるいはコンタ
クト開口125(以下開口という)に対応する開口を有
しており、集積回路の異なるレベル間の相互接続をもた
らす。
105、エッチストップ層110、第二の絶縁体層11
5に形成される。この開口は従来のエッチング技術ある
いは技術の組合わせにより形成され、少なくとも異なる
三層を貫くエッチングする。より好ましくは、ステップ
30は第二の絶縁体層115だけをエッチングする。こ
の場合、ステップ40では、エッチストップ層110の
晒された部分およびこの晒された部分の下方の第一の絶
縁体層105に対応する部分はエッチングされ、凹部が
エッチングされたときにビアは完成する。例えば、開口
は、1)第二の絶縁体層115上にレジスト材料層を付
着するステップ、2)レチクルを通して通過するエネル
ギー源にレジスト材料を曝すステップ、3)レジストの
曝された領域を除去し、レジストにパターンを形成する
ステップ、4)開口125をエッチングするステップに
より形成される。エネルギー源は電子ビーム、光源、あ
るいはその他のこれに適するエネルギー源である。
マスク130が第一パターンマスク120上または上方
に形成される。例えば、第二のパターンマスク130
は、1)開口125内および第一のパターンマスク12
0上にレジスト材料層を付着するステップ、2)レチク
ルを通して通過するエネルギー源にレジスト材料を曝す
ステップ、3)レジストの曝された領域を除去し、レジ
ストにパターンを形成するステップで形成される。エネ
ルギー源は電子ビーム、光源、あるいはその他のこれに
適するエネルギー源である。
がパターン化され、形成される導電性ランナの対応する
凹部135が形成される。第二の絶縁体層115は従来
のエッチング技術を用いてパターン化される。エッチン
グステップ中、エッチストップ110が用いられ、この
エッチングステップの終点を画定する。上記開口は凹部
135の境界136、138内に入っており、あるいは
少なくとも部分的に入っている。その後、ステップ45
では、マスク層120、130の残余部分は周知の技術
を用いて剥ぎ取られ、ステップ47で、部分的に完成し
た集積回路は従来工程を用いて洗浄される。
の絶縁体層115の上方に、さらに開口および凹部内に
被覆堆積される。その後、凹部135の外側および第二
に絶縁体層上または上方部分の導電体層は除去され、完
全な相互接続が完成する。これは従来の化学機械研磨工
程を用いて行なわれる。導電体層145は、タングステ
ン、アルミニウム、銅、ニッケル、ポリシリコン、ある
いは当業者が導線として用いるのに適したその他周知の
導電性材料である。より好ましい例として、一つの多層
が導電性層145の堆積に先行して形成される。これら
の層は導電性層と周囲の層間の水分と不純物の移動を防
止するバリヤ層である。具体例としてのバリヤ層147
を図17に示す。
TaおよびTaNを含むバリヤ層147が導電体層の堆
積に先行して、第二の絶縁体層120上および開口と凹
部内に堆積される。導電性層がアルミニウムを含むな
ら、1)TaとTaN、2)TiとTiNとTiが用い
られる。さらに、Si3N4、TaN、TiN、あるいは
TiWのようなキャップ層が導電体層の上表面に形成さ
れる。バリヤ層に用いられる他の材料は、WSi、Ti
W、Ta、TaN、Ti、TiN、Cr、Cu、Au、
WN、TaSiN、WSiNを含む。バリヤ層147は
導電体層が実質的に形成されるめに接着層および/また
は核の役目をする。
述した工程および従来の工程を用いて形成された相互接
続を含ませて、集積回路を完成させる追加の金属レベル
を付加して完成される。この集積回路は、またトランジ
スタと特殊な集積回路設計に必要な他の要素を含む。こ
れらの構造を含む集積回路の製造工程は、参考としてこ
こに織り込まれれた1−3Wolf,Silicon
Processingfor the VLSIEra、
(1986)に記述されている。
供することができ、さらに、余分な工程を削減し二重ダ
マシン構造を形成できる製造工程を提供することができ
る。
工程を説明するフローチャートである。
集積回路の概略図である。
集積回路の概略図である。
集積回路の概略図である。
集積回路の概略図である。
集積回路の概略図である。
集積回路の概略図である。
Claims (24)
- 【請求項1】(a)第一の層、第ニの層およびストップ
層を有するスタック層に第一の開口を形成するステップ
と、 (b)前記層の少なくとも1層のベースを有し、前記ベ
ースの少なくとも一部に形成された第一の開口よりも大
きい第ニの開口を形成するステップとを有することを特
徴とする集積回路の製造方法。 - 【請求項2】請求項1の集積回路の製造方法において、
ステップ(a)はステップ(b)に先行して行われるこ
とを特徴とする集積回路の製造方法。 - 【請求項3】請求項1の集積回路の製造方法において、
さらに、前記スタックを形成する前記第一の層と前記第
ニの層間に、前記ストップ層を形成するステップを有す
ることを特徴とする集積回路の製造方法。 - 【請求項4】請求項3の集積回路の製造方法において、
ステップ(a)は、さらに前記ストップ層、前記第一の
層および第ニの層に第一の開口を形成するステップを有
することを特徴とする集積回路の製造方法。 - 【請求項5】請求項4の集積回路の製造方法において、
ステップ(b)は、さらに前記第一の層および第ニの層
に第ニの開口を形成するステップを有することを特徴と
する集積回路の製造方法。 - 【請求項6】請求項4の集積回路の製造方法において、
前記ストップ層の表面をさらし、ベースを形成するステ
ップを有することを特徴とする集積回路の製造方法。 - 【請求項7】請求項1の集積回路の製造方法により製造
されることを特徴とする集積回路。 - 【請求項8】請求項1の集積回路の製造方法において、
ストップ層はハードマスクであることを特徴とする集積
回路の製造方法。 - 【請求項9】請求項1の集積回路の製造方法において、
ストップ層は、エッチストップ層はTa、TaN、Si
3N4、シリコンリッチ酸化物、多層SiO2誘電体層で
あることを特徴とする集積回路の製造方法。 - 【請求項10】請求項1の集積回路の製造方法におい
て、第一の層および第ニの層は誘電体であることを特徴
とする集積回路の製造方法。 - 【請求項11】請求項10の集積回路の製造方法におい
て、誘電体は、Ta、TaN、Si3N4、シリコンリッ
チ酸化物、多層SiO2からなるグループから選択され
ることを特徴とする集積回路の製造方法。 - 【請求項12】請求項1の集積回路の製造方法におい
て、さらに第一の開口および第ニの開口に導電性材料を
形成し、前記集積回路の相互接続を形成するステップを
有することを特徴とする集積回路の製造方法。 - 【請求項13】請求項12の集積回路の製造方法におい
て、導電性材料は、さらに第一の開口および第ニの開口
に導電性材料を形成し、前記集積回路の相互接続を形成
するステップを有することを特徴とする集積回路の製造
方法。 - 【請求項14】(a)第一の層と第ニの層間にストップ
層を形成するステップと、 (b)前記ストップ層および少なくとも第一の層と第ニ
の層のうちの1層に第一の開口を形成するステップと、 (c)第一の層と第ニの層うちの1層に外側境界を有
し、前記外側境界内に少なくとも部分的に形成された第
一の開口よりも大きい第ニの開口を形成するステップと
を有することを特徴とする集積回路の製造方法。 - 【請求項15】請求項14の集積回路の製造方法におい
て、ステップ(b)は、第ニの層の上方に第一のパター
ン層を形成するステップと、前記第一の層、前記ストッ
プ層および第ニの層をエッチングするステップとを有す
ることを特徴とする集積回路の製造方法。 - 【請求項16】請求項15の集積回路の製造方法におい
て、ステップ(c)は、第一のパターン層の上方に第ニ
のパターン層を形成するステップと、前記第ニの層をエ
ッチングするステップとを有することを特徴とする集積
回路の製造方法。 - 【請求項17】請求項16の集積回路の製造方法におい
て、ステップ(b)はステップ(c)に先行して行われ
ることを特徴とする集積回路の製造方法。 - 【請求項18】請求項14の集積回路の製造方法により
製造されることを特徴とする集積回路。 - 【請求項19】請求項14の集積回路の製造方法におい
て、さらに、第一の開口と第ニの開口に導電体材料を形
成し、集積回路に相互接続を形成するステップを有する
ことを特徴とする集積回路の製造方法。 - 【請求項20】(a)複数の層を形成するステップと、 (b)第一のマスクを形成するステップと、 (c)第一のマスクを完全に除去するのに先行して、第
ニのマスク層を形成するステップと、 (d)第一のマスクと第ニのマスクを用いて2重ダマシ
ン構造を形成するステップとを有することを特徴とする
集積回路の製造方法。 - 【請求項21】請求項20の集積回路の製造方法におい
て、さらに、(e)ステップはステップ(c)に先行し
て、前記複数の層のうちの2層をパターン化するステッ
プを有することを特徴とする集積回路の製造方法。 - 【請求項22】請求項21の集積回路の製造方法におい
て、さらに、前記第一のマスク層を除去するのに先行し
て、前記2層のうちの1層にパターン化するステップ
(e)を有することを特徴とする集積回路の製造方法。 - 【請求項23】請求項20の集積回路の製造方法におい
て、さらに、2重ダマシン構造に導電性材料を形成し、
集積回路に相互接続を形成するステップとを有すること
を特徴とする集積回路の製造方法。 - 【請求項24】上表面を有する複数の層を形成するステ
ップと、前記複数の層のパターン化に先行して、上表面
の上方に第一のパターンを有する第一のマスク層を形成
するステップと、前記上表面および前記第一のマスク層
の上方に、前記第一のパターンと異なるパターンの第ニ
のパターンを有する第ニのマスク層を形成するステップ
と、前記第一のマスク層と前記第ニのマスク層を用いて
2重ダマシン構造を形成するステップとを有することを
特徴とする集積回路の製造方法。
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
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US6245662B1 (en) * | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
US6762087B1 (en) * | 2000-06-16 | 2004-07-13 | Agere Systems Inc. | Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor |
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US6537866B1 (en) * | 2000-10-18 | 2003-03-25 | Advanced Micro Devices, Inc. | Method of forming narrow insulating spacers for use in reducing minimum component size |
US6790772B2 (en) * | 2002-05-09 | 2004-09-14 | Macronix International Co., Ltd. | Dual damascene processing method using silicon rich oxide layer thereof and its structure |
US7186640B2 (en) * | 2002-06-20 | 2007-03-06 | Chartered Semiconductor Manufacturing Ltd. | Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics |
US7232766B2 (en) * | 2003-03-14 | 2007-06-19 | Lam Research Corporation | System and method for surface reduction, passivation, corrosion prevention and activation of copper surface |
US7078344B2 (en) * | 2003-03-14 | 2006-07-18 | Lam Research Corporation | Stress free etch processing in combination with a dynamic liquid meniscus |
US7009281B2 (en) * | 2003-03-14 | 2006-03-07 | Lam Corporation | Small volume process chamber with hot inner surfaces |
US7217649B2 (en) * | 2003-03-14 | 2007-05-15 | Lam Research Corporation | System and method for stress free conductor removal |
KR100721195B1 (ko) * | 2004-12-02 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 다마신 금속 배선 형성 방법 |
KR100591136B1 (ko) * | 2005-05-27 | 2006-06-20 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
JP2872086B2 (ja) * | 1995-08-30 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
US5880018A (en) | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
JPH10209273A (ja) * | 1997-01-16 | 1998-08-07 | Fujitsu Ltd | 半導体装置の製造方法 |
US5877076A (en) * | 1997-10-14 | 1999-03-02 | Industrial Technology Research Institute | Opposed two-layered photoresist process for dual damascene patterning |
JP3183238B2 (ja) * | 1997-11-27 | 2001-07-09 | 日本電気株式会社 | 半導体装置の製造方法 |
US6291334B1 (en) | 1997-12-19 | 2001-09-18 | Applied Materials, Inc. | Etch stop layer for dual damascene process |
JPH11186391A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 半導体装置およびその製造方法 |
US6042999A (en) * | 1998-05-07 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company | Robust dual damascene process |
US6211092B1 (en) | 1998-07-09 | 2001-04-03 | Applied Materials, Inc. | Counterbore dielectric plasma etch process particularly useful for dual damascene |
US6127263A (en) * | 1998-07-10 | 2000-10-03 | Applied Materials, Inc. | Misalignment tolerant techniques for dual damascene fabrication |
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