KR20230019054A - 서브트랙티브 금속 에칭을 이용한 2차원 자기-정렬 방식 - Google Patents

서브트랙티브 금속 에칭을 이용한 2차원 자기-정렬 방식 Download PDF

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영-첸 린
치-엘 랑
호-영 황
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

BEOL(back-end-of-line) 프로세스 흐름 동안 층 스택을 형성하기 위한 방법들 및 이로부터 형성되는 층 스택이 제공된다. 하나 이상의 실시예들에서, 이 방법은 서브트랙티브 금속 에칭(subtractive metal etch)을 이용한 2차원(2D) 자기-정렬 방식을 사용한다. 이 방법은 하드 마스크를 사용하여, 제1 금속 층 및 제2 금속 층 각각을 통해 형성되거나 또는 제1 금속 층 및 제2 금속 층 각각에 접촉하는, 작은 폭을 갖는 비아(via)를 형성하는 단계를 포함한다. 비아는 금속 갭 충전(gapfill)으로 충전되어, 제1 금속 층과 제2 금속 층을 연결한다. 제1 금속 층 및 제2 금속 층 각각은 복수의 피처들(features)을 형성하도록 패터닝된다.

Description

서브트랙티브 금속 에칭을 이용한 2차원 자기-정렬 방식{TWO-DIMENSION SELF-ALIGNED SCHEME WITH SUBTRACTIVE METAL ETCH}
[0001] 본 개시내용의 실시예들은 일반적으로 마이크로전자 디바이스들(microelectronic devices)의 제조에 관한 것으로서, 보다 구체적으로, 마이크로전자 디바이스들의 제조 동안 BEOL(back end of line) 프로세스들에 관한 것이다.
[0002] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하기 위해서는 재료의 증착 및 제거를 위한 제어된 방법들이 필요하다. 플라즈마 건식 에칭(plasma dry etching)은 포토레지스트의 패턴을 밑에 있는 층들로 전사하거나, 층들을 얇게 하거나, 또는 표면 상에 이미 존재하는 피처들(features)의 측 방향 치수들을 얇게 하는 것을 포함하여 다양한 목적들을 위해 사용된다. 일부 실시예들에서, 에칭 정확도를 개선하기 위해 하드 마스크를 통해 에칭이 수행된다. 원하는 최종 디바이스 구조들을 달성하기 위해 층 형성 및 에칭이 수행된다.
[0003] 재료들, 회로들, 및 프로세스들의 다양성의 결과로서, 층 형성 및 에칭 동작들이 점점 더 복잡해지고, 디바이스 피처들의 크기가 감소되었으며, 보다 복잡한 디바이스 구조들이 필요하게 되었다. 디바이스 구조들이 더 복잡해짐에 따라, 층들 내의 피처들의 정렬이 점점 더 어려워지고 있다. 이는 원하는 피처 크기가 감소함에 따라 더욱 복잡해진다.
[0004] 따라서, 에칭 동작들의 정확도 및 정렬을 개선시키는 BEOL(back end of line) 프로세스들을 수행하는 방법에 대한 필요성이 존재한다.
[0005] 본 개시내용은 일반적으로 기판을 프로세싱하는 방법에 관한 것이다. 이 방법은 로직(logic) 또는 메모리 반도체 디바이스들의 제조와 같은 반도체 제조에 적합하다. 이 방법은 패터닝된 하드 마스크 층 위에 제1 산화물 층을 증착하는 단계를 포함한다. 비아(via)의 제1 부분은 제1 산화물 층을 통해 그리고 패터닝된 하드 마스크 층 내의 개구를 통해 에칭된다. 비아의 제2 부분은 하부 금속 층의 일부를 노출시키기 위해 상부 금속 층 및 하나 이상의 로우(low)-k 재료 층들을 통해 에칭된다. 하나 이상의 로우-k 재료 층들은 상부 금속 층과 하부 금속 층 사이에 배치된다. 비아의 제2 부분은 갭 충전(gapfill) 금속으로 갭 충전된다. 비아의 제1 부분은 제2 산화물 층으로 충전된다. 제2 산화물 층 및 제1 산화물 층의 일부가 제거되어, 패터닝된 층을 형성한다. 패터닝된 하드 마스크 층은 패터닝된 층 내에 개구들을 형성하기 위해 제거된다. 상부 금속 층의 일부는, 패터닝된 하드 마스크 층을 제거한 후, 패터닝된 층 내의 개구들을 통해 에칭된다.
[0006] 다른 실시예에서, 반도체 제조에 적합한, 기판을 프로세싱하는 방법은 패터닝된 하드 마스크 층 위에 저온 산화물 층을 증착하는 단계를 포함한다. 패터닝된 하드 마스크 층은 복수의 개구들을 포함하고, 저온 산화물 층은 복수의 개구들 내에 배치된다. 비아의 제1 부분은 저온 산화물을 통해 그리고 패터닝된 하드 마스크 층 내의 개구를 통해 에칭된다. 비아의 제2 부분은 상부 금속 층, 절연 층, 로우-k 층, 및 차단 층을 통해 에칭되어, 하부 금속 층의 일부를 노출시킨다. 비아의 제2 부분은 상부 금속 층과 하부 금속 층을 연결하기 위해 갭 충전 금속으로 갭 충전된다.
[0007] 또 다른 실시예에서, 반도체로 사용하기에 적합한, 기판 상에 배치된 층 스택이 설명된다. 층 스택은 제1 금속 층을 포함한다. 제1 금속 층 상에 제1 하드 마스크 층이 배치된다. 하나 이상의 로우-k 재료 층들이 제1 하드 마스크 층 위에 배치된다. 제2 금속 층이 하나 이상의 로우-k 재료 층들 및 제1 하드 마스크 층 위에 배치된다. 제2 하드 마스크 층이 제2 금속 층 위에 배치된다. 산화물 층이 제2 하드 마스크 층 위에 배치된다. 제2 금속 층, 제2 하드 마스크 층, 및 산화물 층 각각은 패터닝되어 복수의 피처들을 형성한다. 갭 충전 금속은 제1 금속 층과 제2 금속 층을 연결하고, 하나 이상의 로우-k 재료 층들 및 제1 하드 마스크 내의 개구를 통해 배치된다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1a 내지 도 1c는 본원에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 층 스택의 개략적인 제1 측단면도들을 도시한다.
[0010] 도 2a 내지 도 2i는 본원에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 도 1a 내지 도 1c의 층 스택의 개략적인 제2 측단면도들을 도시한다.
[0011] 도 3은 본원에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 도 1a 내지 도 1c의 층 스택을 형성하기 위한 방법을 도시하는 흐름도이다.
[0012] 도 4는 본원에서 설명되고 논의되는 하나 이상의 실시예들에 따른, 도 2a 내지 도 2i의 층 스택을 형성하기 위한 방법을 도시하는 흐름도이다.
[0013] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 열거 없이 다른 실시예들에 유익하게 통합될 수 있음이 예상된다.
[0014] 본 개시내용은 일반적으로 반도체 디바이스를 형성하기 위한 방법에 관한 것이다. 이 방법은 보다 구체적으로 BEOL(back-end-of-line) 프로세스 흐름 동안 층 스택의 형성에 관한 것이다. 이 방법은 서브트랙티브 금속 에칭(subtractive metal etch)을 이용한 2차원(2D) 자기-정렬 방식을 사용한다. 본원에서 설명되는 방법들은 층 스택 내에서 별도의 층들로서 형성된 제1 금속 층 및 제2 금속 층 모두에 대한 비아의 2D 자기-정렬을 가능하게 한다. 본원에서 설명되는 방법들은 현재의 이중 다마신(damascene) 자기-정렬 티타늄 질화물 하드 마스크 패터닝과 양립될 수 있다. 본원에서 설명되는 방법들은 초소형 피치 패터닝과 같은 작은 피치 패터닝에 유용하다. 초소형 피치 패터닝은 약 22 nm 이하, 예를 들어 약 20 nm 이하, 예를 들어 약 18 nm 이하, 예를 들어 약 15 nm 이하의 피치 패터닝을 포함한다.
[0015] 본원에서 설명되는 방법들은 제1 자기-정렬 이중 패터닝 프로세스 및 필름 스택(film stack)의 하부 부분 내의 제1 금속 층의 서브트랙티브 금속 에칭을 더 포함한다. 실리콘 질화물 하드 마스크 층은 제1 금속 층의 상단 상에 배치되고, CMP(chemical mechanical polishing) 정지 층으로서 사용된다. 서브트랙티브 금속 에칭 동안 형성된 피처들이 갭 충전 재료로 충전되면, 필름 스택의 상부 부분이 하부 부분 위에 형성된다. 상부 부분은 제2 금속 층을 포함한다.
[0016] 상부 부분이 하부 부분 상에 형성되면, 제2 자기-정렬 이중 패터닝 프로세스가 수행된다. 제2 자기-정렬 이중 패터닝 프로세스는 패턴을 티타늄 질화물 또는 텅스텐 탄화물 하드 마스크 층으로 전사하는 것을 포함한다. 티타늄 질화물 또는 텅스텐 탄화물 하드 마스크 층은 제2 금속 층 및 상부 실리콘 질화물 하드 마스크 층의 상단 상에 배치된다. 비아 패터닝은 티타늄 질화물 또는 텅스텐 탄화물 하드 마스크 층 내의 개구들을 통해 수행되어 하나 이상의 비아들을 형성한다. 비아 패터닝은 상부 실리콘 질화물 하드 마스크 층, 제2 금속 층, 및 제2 금속 층과 제1 금속 층 사이에 배치된 하나 이상의 추가적인 층들 각각을 통해 에칭을 수행한다. 비아 패터닝은 제1 금속 층의 일부를 노출시킨다. 제1 금속 층에 대한 하나 이상의 비아들의 정렬은 이전 동작들 동안 수행된 실리콘 질화물의 선택적 에칭을 사용하여 달성되고, 티타늄 질화물 또는 텅스텐 탄화물 마스크의 사용은 비아 에칭을 제2 금속 층과 정렬시킨다.
[0017] 하나 이상의 비아들의 하부 부분은 제1 금속 층과 제2 금속 층을 연결하기 위해 금속 갭 충전 재료로 충전된다. 금속 에칭 프로세스는 비아의 금속 갭 충전 재료의 높이를 조정하기 위해 사용된다. 하나 이상의 비아들의 상부 부분은 저온 산화물로 충전된다. 저온 산화물은 티타늄 질화물 또는 텅스텐 탄화물 마스크의 톤(tone)을 반전(reverse)시키도록 사용되며, 그에 따라, 티타늄 질화물 또는 텅스텐 탄화물 마스크가 제거되어, 리버스 톤 저온 산화물 패턴(reverse tone low temperature oxide pattern)을 남긴다. 리버스 톤 저온 산화물 패턴은 제2 금속 층을 에칭하고 복수의 피처들을 형성하기 위해 이용된다.
[0018] 도 1a 내지 도 1c는 층 스택(100)의 개략적인 제1 측단면도들을 도시한다. 도 3은 하나 이상의 실시예들에 따른, 도 1a 내지 도 1c의 층 스택(100)을 형성하는 제1 방법(300)을 도시한다. 다음 설명에서, 층 스택(100) 및 층 스택(100)을 형성하는 제1 방법(300)은 각각의 도 1a 내지 도 1c 및 도 3을 참조하여 함께 설명된다. 층 스택(100)은 기판(101)의 상단 상에 형성된다. 기판(101)은 복수의 층들을 포함한다. 기판(101)은 복수의 FEOL(front end of line) 층들(102) 및 복수의 MOL(middle of line) 층들(104)을 포함한다. FEOL 층들(102)은 트랜지스터들(transistors), 커패시터들(capacitors), 또는 FEOL 프로세싱 동안 형성된 다른 층들을 포함한다. MOL 층들(104)은 FEOL 층들(102)과 복수의 BEOL(back-end-of-line) 층들 사이에 배치되도록 구성된 접촉 구조들을 포함한다. MOL 층들(104)은 FEOL 층들(102)의 상단 상에 배치된다.
[0019] 층 스택(100)은 기판(101)의 상단 상에 배치된 제1 금속 층(106)을 더 포함한다. 제1 하드 마스크 층(108)이 제1 금속 층(106)의 상단 상에 배치된다. 제1 하드 마스크 층(108)은 패터닝되어 제1 하드 마스크(107)를 형성한다. 제1 하드 마스크(107)는 내부에 배치된 복수의 개구들(112)을 포함한다. 일부 실시예들에서, 제1 금속 층(106) 및 제1 하드 마스크 층(108)은 각각 하부 금속 층 또는 하부 하드 마스크 층으로 설명된다.
[0020] 제1 금속 층(106)은 전이 금속 층이다. 일부 실시예들에서, 제1 금속 층(106)은 루테늄, 몰리브덴, 텅스텐, 이들의 합금들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 제1 금속 층(106)은 루테늄, 몰리브덴, 또는 텅스텐 중 하나의 합금이다. 다른 실시예들에서, 제1 하드 마스크 층(108)은 실리콘 질화물 층과 같은 질화물 층이다.
[0021] 도 3 및 도 1a를 참조하면, 제1 방법(300)의 동작(302) 동안, 제1 금속 층(106)은 제1 하드 마스크(107)를 통해 패터닝되어 복수의 제1 금속 피처들(105)을 형성한다. 제1 금속 피처들(105)은 그 사이에 배치된 복수의 개구들(112)을 포함한다. 제1 금속 피처들(105) 및 제1 하드 마스크(107)는 복수의 제1 피처들(109)을 형성한다. 복수의 제1 피처들(109)은 각각의 인접한 제1 피처(109) 사이에 배치된 복수의 개구들(112) 중 하나를 포함한다. 복수의 제1 피처들(109)은 제1 피처 피치를 갖는다. 제1 피처 피치는 약 25 nm 이하, 예를 들어 약 20 nm 이하, 예를 들어 약 18 nm 이하, 예를 들어 약 15 nm 이하이다.
[0022] 도 1b를 더 참조하면, 다른 동작(304) 동안, 제1 피처들(109) 사이의 개구들(112)은 로우-k 재료(114)로 충전되어, 로우-k 재료(114)는 제1 금속 피처들(105) 각각 사이의 각 개구(112) 및 제1 하드 마스크(107) 내의 개구들(112) 내에 증착된다. 로우-k 재료(114)는 유전 상수가 약 4 이하, 예를 들어 약 3.5 이하, 예를 들어 약 3 이하인 재료이다. 로우-k 재료(114)는 이산화규소(SiO2), 도핑된(doped) 이산화규소, 탄소 도핑된 이산화규소, 또는 이들의 조합들을 포함할 수 있다.
[0023] 로우-k 재료(114)가 동작(304) 동안 증착되면, 로우-k 재료(114) 및 제1 하드 마스크 층(108)의 상단 표면(110)은 동작(306) 동안 연마(polish)된다. 동작(306) 동안 제1 하드 마스크 층(108) 및 로우-k 재료(114)의 연마는 제1 하드 마스크 층(108) 및 로우-k 재료(114)를 평탄화한다. 동작(306) 동안의 연마는 CMP(chemical mechanical polishing)일 수 있다. 제1 하드 마스크 층(108)의 두께는, 제1 하드 마스크 층(108)의 두께가 약 1 nm 내지 약 10 nm, 예를 들어 약 2 nm 내지 약 8 nm, 예를 들어 약 4 nm 내지 약 6 nm만큼 감소하도록 동작(306) 동안 감소될 수 있다. 제1 하드 마스크 층(108)의 적어도 일부는 제1 금속 층(106)을 보호하기 위해 연마 동작 후에 유지된다.
[0024] 제1 하드 마스크 층(108) 및 로우-k 재료(114)의 평탄화 후, 차단 층(120)이 동작(308) 동안 로우-k 재료(114) 및 제1 하드 마스크 층(108)의 평면 상단 표면(110)의 상단 상에 증착된다. 차단 층(120)은 로우-k 재료 및 제1 하드 마스크 층(108)이 습기에 노출되는 것을 방지하기 위해 로우-k 재료(114) 및 제1 하드 마스크 층(108)을 덮도록 구성된다. 차단 층(120)은 후속 층 성장을 위한 균일한 층을 추가로 제공한다. 차단 층(120)은 알루미늄 산화물 층 또는 갈륨 산화물 층과 같은 금속 산화물 층일 수 있다. 차단 층(120)은 추가로 알루미늄 질화물 또는 실리콘 탄소 질화물과 같은 금속 질화물 층일 수 있다. 일부 실시예들에서, 차단 층(120)은 알루미늄 산화물 및 알루미늄 질화물의 하나 이상의 교호하는 층들과 같은 금속 산화물 및 금속 질화물 층 스택이다.
[0025] 제1 금속 층(106)은 차단 층(120) 형성 후에 제1 두께(T1)를 갖는다. 제1 두께(T1)는 약 15 nm 내지 약 40 nm, 예를 들어 약 20 nm 내지 약 35 nm, 예를 들어 약 20 nm 내지 약 30 nm, 예를 들어 약 25 nm이다. 제1 하드 마스크 층(108)은 차단 층(120)의 형성 후에 제2 두께(T2)를 갖는다. 제2 두께(T2)는 약 1 nm 내지 약 15 nm, 예를 들어 약 4 nm 내지 약 12 nm, 예를 들어 약 5 nm 내지 약 10 nm, 예를 들어 약 5 nm이다. 차단 층(120)은 동작(308) 후에 제3 두께(T3)를 갖는다. 제3 두께(T3)는 약 10 nm 이하, 예를 들어 약 0.5 nm 내지 약 10 nm, 예를 들어 약 1 nm 내지 약 5 nm, 예를 들어 약 2 nm 내지 약 4 nm, 예를 들어 약 3 nm이다. 일부 실시예들에서, 제3 두께(T3)는 약 3 nm 이하, 예를 들어 약 2 nm 이하이다.
[0026] 도 1c를 더 참조하면, 차단 층(120), 제1 하드 마스크 층(108), 제1 금속 층(106), MOL 층들(104), 및 FEOL 층들(102)은 층 스택(100)의 하부 부분(116)을 형성한다. 상부 부분(118)은 동작(308) 동안 차단 층(120)의 증착 후에 하부 부분(116)의 상단 상에 형성된다. 상부 부분(118)은 로우-k 층(122), 절연 층(124), 제2 금속 층(126), 제2 하드 마스크 층(128), 및 제3 하드 마스크 층(130)을 포함한다.
[0027] 상부 부분(118)은 동작(310) 동안 차단 층(120)의 상단 상에 로우-k 층(122)을 먼저 증착함으로써 형성된다. 로우-k 층(122)은 차단 층(120)의 상단 상에 바로 증착된다. 로우-k 층(122)은 약 4 이하, 예를 들어 약 3.5 이하, 예를 들어 약 3 이하의 유전 상수를 갖는다. 로우-k 층(122)은 이산화규소(SiO2), 도핑된 이산화규소, 및/또는 탄소 도핑된 이산화규소를 포함할 수 있다. 로우-k 층(122)은 다공성 재료이다. 로우-k 층(122)은 약 3.5 이하, 예를 들어 약 3 이하, 예를 들어 약 2.3 내지 약 3의 유전 상수를 갖는다. 일부 실시예들에서, 로우-k 층(122)의 유전 상수는 약 2.3 이하이다.
[0028] 동작(310) 동안 로우-k 층(122)을 증착한 후, 동작(312) 동안 절연 층(124)이 로우-k 층(122)의 상단 상에 증착된다. 절연 층(124)은 제2 로우-k 층이고, 로우-k 층(122) 상에 바로 증착된다. 절연 층(124)은 로우-k 층(122)보다 높은 밀도를 가지므로, 따라서 절연 층(124) 위에 배치된 제2 금속 층(126)으로부터 로우-k 층(122) 내로의 금속 확산을 감소시킨다. 로우-k 층(122) 및 절연 층(124) 모두는 층 스택(100) 내의 구조의 커패시턴스(capacitance)를 증가시킨다. 절연 층(124)은 저온 산화물 층이다. 절연 층(124)은 약 4 이하, 예를 들어 약 3.5 이하, 예를 들어 약 3 이하의 유전 상수를 갖는다. 절연 층(124)은 실리콘 옥시카바이드(silicon oxycarbide), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride), 질화붕소, 테트라에틸 오르토실리케이트(TEOS), 이들의 도펀트들, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예들에서, 절연 층(124) 및 로우-k 층(122)은 함께 하나 이상의 로우-k 재료 층들로 지칭된다. 일부 실시예들에서, 차단 층(120)과 제2 금속 층(126) 사이에 추가적인 로우-k 재료 층들이 배치될 수 있다.
[0029] 제2 금속 층(126)은 다른 동작(314) 동안 절연 층(124)의 상단 상에 배치된다. 제2 금속 층(126)은 절연 층(124)의 상단 상에 바로 배치된다. 제2 금속 층(126)은 제1 금속 층(126)과 유사한 재료이므로, 제2 금속 층(126)은 루테늄, 몰리브덴, 텅스텐, 이들의 합금들, 또는 이들의 임의의 조합을 포함한다. 일부 실시예들에서, 제2 금속 층(126)은 루테늄, 몰리브덴, 또는 텅스텐 중 하나의 합금이다. 제2 금속 층(126)은 절연 층(124) 위에 배치된 연속 층이다.
[0030] 동작(314) 동안 제2 금속 층(126)의 형성 후에, 제2 하드 마스크(128)는 다른 동작(316) 동안 제2 금속 층(126)의 상단 상에 증착된다. 제2 하드 마스크(128)는 제1 하드 마스크(108)와 유사한 재료이므로, 제2 하드 마스크(128)는 실리콘 질화물 층과 같은 질화물 층을 포함한다. 제2 하드 마스크(128)는 동작(316) 동안 증착 중의 및 증착 직후의 연속 층이다. 일부 실시예들에서, 제2 금속 층(126) 및 제2 하드 마스크 층(128)은 각각 상부 금속 층 또는 상부 하드 마스크 층으로 설명된다. 제2 하드 마스크(128)는 층 스택(100)을 통해 제3 하드 마스크(130)의 패턴을 전사하기 전에 제3 하드 마스크(130)의 에칭을 정지시키기 위한 에칭 정지 층과 같은 하부 정지 층으로서 기능한다.
[0031] 제3 하드 마스크(130)는 동작(318) 동안 제2 하드 마스크(128)의 상단 상에 증착된다. 제3 하드 마스크(130)는 제2 하드 마스크(128)의 상단 상에 바로 배치된다. 제3 하드 마스크(130)는 질화물 또는 탄화물 하드 마스크이다. 일부 실시예들에서, 제3 하드 마스크(130)는 티타늄 질화물 또는 텅스텐 탄화물 하드 마스크이다. 일부 실시예들에서, 제3 하드 마스크(130)는 티타늄 질화물(TiN), 텅스텐 탄화물(WC), 티타늄 탄화물(TiC), 또는 루테늄 탄화물(RuC) 하드 마스크와 같이, 습식 에칭 프로세스로 제거하기에 용이한 금속 탄화물이다.
[0032] 제3 하드 마스크(130)를 증착한 후, 제3 하드 마스크(130)는 동작(320) 동안 패터닝된다. 제3 하드 마스크(130)를 패터닝하는 것은 제3 하드 마스크(130)의 부분들을 하나 이상의 방사선 소스들에 노출시킴으로써 수행될 수 있다. 제3 하드 마스크(130)를 패터닝하는 것은 제3 하드 마스크(130)의 부분들을 제거하여 개구들(132)을 형성하는 단계를 더 포함한다. 개구들(132)은 제3 하드 마스크(130)를 통해 배치되고, 제2 하드 마스크(128)의 상단 표면(136)을 노출시킨다. 따라서, 개구(132)는 제3 하드 마스크(132)의 상단 표면(134)으로부터 제2 하드 마스크(128)의 상단 표면(136)까지 연장된다. 일부 실시예들에서, 제3 하드 마스크(130)는 리소그래피 프로세스(lithographic process)를 사용하여 패터닝된다.
[0033] 제3 하드 마스크(130)의 형성 후, 로우-k 층은 제4 두께(T4)를 갖는다. 제4 두께(T4)는 약 3 nm 내지 약 20 nm, 예를 들어 약 5 nm 내지 약 15 nm, 예를 들어 약 7 nm 내지 약 13 nm, 예를 들어 약 10 nm이다. 제3 하드 마스크(130)의 형성 후, 절연 층(124)은 제5 두께(T5)를 갖는다. 제5 두께(T5)는 약 3 nm 내지 약 20 nm, 예를 들어 약 5 nm 내지 약 15 nm, 예를 들어 약 7 nm 내지 약 13 nm, 예를 들어 약 10 nm이다. 제3 하드 마스크(130)의 형성 후, 제2 금속 층(126)은 제6 두께(T6)를 갖는다. 제6 두께(T6)는 약 15 nm 내지 약 40 nm, 예를 들어 약 20 nm 내지 약 35 nm, 예를 들어 약 20 nm 내지 약 30 nm, 예를 들어 약 25 nm이다. 제3 하드 마스크(130)의 형성 후, 제2 하드 마스크(128)는 제7 두께(T7)를 갖는다. 제7 두께(T7)는 약 2 nm 내지 약 20 nm, 예를 들어 약 5 nm 내지 약 15 nm, 예를 들어 약 8 nm 내지 약 13 nm, 예를 들어 약 10 nm이다. 제3 하드 마스크(130)는 제8 두께(T8)를 갖는다. 제8 두께(T8)는 약 5 nm 내지 약 40 nm, 예를 들어 약 10 nm 내지 약 30 nm, 예를 들어 약 15 nm 내지 약 25 nm, 예를 들어 약 20 nm이다.
[0034] 도 1a 내지 도 1c는 층 스택(100)이 x-z 평면을 통해 보여지도록 제1 배향의 층 스택(100)을 도시하고, 여기서 y 방향은 x 방향 및 z 방향 각각에 직교한다. y-z 평면을 통해 볼 때(도 2a), 제3 하드 마스크(130) 내의 추가적인 개구들(202)이 보인다. 개구들(202)은 제3 하드 마스크(132)의 상단 표면(134)으로부터 제2 하드 마스크(128)의 상단 표면(136)까지 배치된다. 개구들(202)은 제3 하드 마스크(130)의 부분들(204) 사이에 배치되어, 각 부분(204)은 제3 하드 마스크(132)의 상단 표면(134)으로부터 제2 하드 마스크(128)의 상단 표면(136)까지 연장되는 측벽(206)을 포함한다.
[0035] 도 2a 내지 도 2i는 y-z 평면을 통한 도 1a 내지 도 1c의 층 스택(100)의 개략적인 제2 측단면도들을 예시한다. 도 4는 도 2a 내지 도 2i의 층 스택(100)을 형성하는 방법(400)을 예시한다. 도 3의 방법(300) 및 제3 하드 마스크(130)의 패터닝 후, 방법(400)은 제1 금속 층(106)과 제2 금속 층(126) 및 복수의 제2 피처들(232)(도 2i) 사이에 인터커넥트(220)(도 2e)를 형성하기 위해 층 스택(100) 상에서 수행된다.
[0036] 도 4 및 도 2b를 참조하면, 제3 하드 마스크(130)의 패턴의 형성 후, 저온 산화물 층(208)이 동작(402) 동안 패터닝된 제3 하드 마스크(130) 위에 증착된다. 저온 산화물 층(208)은 제3 하드 마스크(130)의 각 부분(204) 사이의 개구들(202) 각각을 충전한다. 저온 산화물 층(208)은 저온 산화물 층(208)이 패터닝된 제3 하드 마스크(130)를 캡슐화(encapsulate)하도록 패터닝된 제3 하드 마스크(130) 위에 완전히 형성되도록 성장된다. 각각의 개구들(202) 내에 배치된 저온 산화물 층(208)의 부분(205)은 제3 하드 마스크(130)로부터 리버스 톤 마스크(reverse tone mask)를 형성한다. 저온 산화물 층(208)은 제3 하드 마스크(130)의 측벽들(206) 및 상단 표면(134) 뿐만 아니라 제2 하드 마스크(128)의 상단 표면(136)과도 직접 접촉한다.
[0037] 저온 산화물 층(208)은 때때로 산화물 층(208)으로 지칭된다. 저온 산화물 층(208)은 저온 산화물 재료를 포함한다. 저온 산화물 층(208)은 프로세스 볼륨(process volume) 및 기판이 약 400 ℃ 이하, 예를 들어 약 300 ℃ 이하, 예를 들어, 약 200 ℃ 이하의 온도로 가열되거나 또는 유지되도록 저온 프로세스를 사용하여 증착된다. 저온 산화물 층(208)은 층 스택(100) 및 제3 하드 마스크(130)의 휨을 감소시키기 위해 저온에서 증착된다. 저온 산화물 층(208)은 리플로우(reflow)가 용이하고, 평면 상단 표면을 형성하는 데 도움이 된다.
[0038] 동작(402) 동안 저온 산화물 층(208)을 증착한 후, 포토레지스트 층(210)이 도 2c에 도시된 바와 같이 저온 산화물 층(208) 위에 증착된다. 포토레지스트 층(210)은 3-층 포토레지스트 층으로서, 포토레지스트 층(210)은 스핀 온(spin on) 탄소 재료의 바닥 층, 스핀 온 탄소 재료 상에 배치된 후면 반사 방지 코팅(coating)(BARC) 또는 실리콘 반사 방지 코팅(SiARC), 및 BARC/SiARC 층의 상단 상에 배치된 극자외선(EUV) 포토레지스트 층 또는 금속 레지스트 층을 포함한다. 포토레지스트 층(210)은 포토레지스트 층(210)이 저온 산화물 층(208)과 접촉하도록 저온 산화물 층(208)의 상단 상에 증착된다.
[0039] 포토레지스트 층(210)의 적어도 일부는 동작(406) 동안 리소그래피 프로세스를 사용하여 노출된다. 포토레지스트 층(210)의 노출은 포토레지스트 층(210)의 부분들을 방사선에 노출시키는 것을 포함한다. 노출 후, 포토레지스트 층(210)은 복수의 비-노출된 부분들(212) 및 하나 이상의 노출된 부분들(214)을 포함한다. 노출된 부분들(214)은 노출 동안 가교 결합될 수 있고, 포토레지스트 층(210)이 네거티브 톤 레지스트(negative tone resist)인 경우 나중에 제거될 수 있다. 포토레지스트 층(210)이 포지티브 톤 레지스트(positive tone resist)인 실시예들에서, 노출된 부분들(214) 및 비-노출된 부분들(212)은 스위칭되고 비-노출된 부분들(212)이 제거된다.
[0040] 도 2d를 더 참조하면, 포토레지스트 층(210)을 노출시킨 후, 포토레지스트 층(210)의 노출된 부분(214)과 같은 부분이 제거될 수 있고, 비아(215)가 동작(408) 동안 포토레지스트 층(210) 내에 형성된 개구 및 제3 하드 마스크(130) 내의 개구들(202)을 통해 에칭된다. 비아(215)를 에칭하는 것은 제3 하드 마스크(130)의 2 개의 인접한 부분들(204) 위에 배치된 저온 산화물 층(208)의 부분 및 제3 하드 마스크(130)의 2 개의 인접한 부분들(204)의 측벽들 사이에 배치된 저온 산화물 층(208)의 부분을 에칭하는 것을 포함한다. 제3 하드 마스크(130)는 비아(215) 에칭을 정렬하고 비아(215)의 폭을 감소시키는 역할을 한다. 비아(215)의 폭은 제3 하드 마스크(130) 위에 배치된 비아(215)의 상부 부분(216)으로부터, 제3 하드 마스크(130)의 인접한 부분들(204)의 측벽들(206) 사이에 배치된 비아(215)의 하부 부분(218)으로 감소된다. 따라서, 비아(215)의 상부 부분(216)은 제1 폭(W1)을 갖는다. 제1 폭(W1)은 약 12 nm 초과, 예를 들어 약 15 nm 내지 약 25 nm, 예를 들어 약 17 nm 내지 약 23 nm, 예를 들어 약 18 nm 내지 약 20 nm이다. 비아(215)의 하부 부분(218)은 제2 폭(W2)을 갖는다. 제2 폭(W2)은 제1 폭(W1)의 75 % 미만이고, 따라서 제2 폭(W2)은 제1 폭(W1)의 약 50 %이고, 따라서 제2 폭(W2)은 상부 부분(216)의 피치의 절반 피치로 간주된다. 제2 폭(W2)은 약 20 nm 이하, 예를 들어 약 18 nm 이하, 예를 들어 약 15 nm 이하, 예를 들어 약 12 nm 이하, 예를 들어 약 11 nm 이하이다. 제2 폭(W2)은 제3 하드 마스크(130)의 인접한 부분들(204)의 측벽들(206) 사이의 거리이다. 일부 실시예들에서, 제1 폭(W1)이 약 22 nm일 때, 이러한 제2 폭(W2)은 약 11 nm이고, 제1 폭(W1)이 약 18 nm일 때, 제2 폭(W2)은 약 9 nm이다.
[0041] 비아(215)의 하부 부분(218)은 제3 하드 마스크(130)로부터, 제2 하드 마스크 층(128)을 통해, 제2 금속 층(126)을 통해, 절연 층(124)을 통해, 로우-k 층(122)을 통해, 차단 층(120)을 통해, 그리고 제1 하드 마스크 층(108)을 통해 연장된다. 비아(215)의 하부 부분(218)은 제1 금속 층(106)으로 연장되어, 제1 금속 층(106)의 상단 표면의 일부가 노출되거나 또는 비아(215)가 제1 금속 층(106)의 일부를 통해 형성된다. 비아(215)는 건식 에칭, 습식 에칭, 또는 플라즈마 동작과 같은 하나 이상의 에칭 동작들을 사용하여 형성된다. 비아(215)의 형성 후에, 포토레지스트 층(210)은 선택적 에칭 또는 현상 프로세스 동작을 통해 제거된다. 일부 실시예들에서, 비아(215)의 상부 부분(216)은 비아(215)의 제1 부분으로 지칭되는 반면, 비아(215)의 하부 부분(218)은 비아(215)의 제2 부분으로 지칭된다.
[0042] 도 2e를 더 참조하면, 비아(215)가 제1 금속 층(106)과 접촉하도록 에칭되면, 금속 재료는 제1 금속 층(106)과 제2 금속 층(126) 사이에 인터커넥트(220)를 형성하기 위해 동작(410) 동안 비아(215)의 하부 부분(218) 내로 갭 충전된다. 금속 재료는 제1 금속 층(106) 및/또는 제2 금속 층(126)과 유사한 재료이다. 금속 재료는 도 2e에 도시된 바와 같이 금속 재료가 제2 하드 마스크 층(128) 또는 제3 하드 마스크 층(130)에 도달할 때까지 비아(215)의 하부 부분(218)을 충전한다. 따라서, 금속 재료는 비아(215)의 상부 부분(216)을 충전하지 않는다. 금속 재료는 루테늄, 몰리브덴, 텅스텐, 이들의 합금들, 또는 이들의 임의의 조합을 포함한다. 일부 실시예들에서, 금속 재료는 루테늄, 몰리브덴, 또는 텅스텐 중 하나의 합금이다. 일부 실시예들에서, 금속 재료는 비아(215)의 전체 하부 부분(218)을 충전한다. 금속 에칭 프로세스가 비아(215)에서 금속 갭 충전 재료의 높이를 조정하기 위해 사용되어, 금속 재료는 제2 하드 마스크 층(128) 및 제3 하드 마스크 층(130)의 상단 표면 아래에 배치되지만, 그러나 제2 금속 층(126) 내에 배치된다.
[0043] 금속 재료가 비아(215)의 하부 부분(218)을 충전한 후, 기판(101) 및 층 스택(100)은 동작(412) 동안 어닐링된다. 층 스택(100)의 어닐링은 층 스택(100) 및 기판(101)을 약 100 ℃ 내지 약 700 ℃, 예를 들어 약 200 ℃ 내지 약 500 ℃, 예를 들어 약 200 ℃ 내지 약 400 ℃, 예를 들어 약 300 ℃ 내지 약 400 ℃의 어닐링 온도로 가열하는 것을 포함한다. 층 스택(100)을 어닐링하는 것은 인터커넥트(220) 내의, 인터커넥트(220)와 제1 금속 층(106) 사이의, 그리고 인터커넥트(220)와 제2 금속 층(126) 사이의 보이드들(voids) 및 결정립계들의 개수를 감소시킨다. 어닐링 동작은 인터커넥트(220)의 저항 및 인터커넥트(220)와 제1 금속 층(106) 또는 제2 금속 층(126) 중 어느 하나 사이의 경계를 추가로 감소시킬 수 있다. 층 스택(110)의 어닐링은 도 3의 방법(300) 및 도 4의 방법(400) 동안 형성된 다른 층들 내의 저항 또는 응력 중 하나 이상을 추가로 감소시킬 수 있다. 층 스택(110)의 어닐링은, 비아(215)를 형성하고 금속 재료로 비아(215)를 충전한 후에 수행된다.
[0044] 도 2f를 추가로 참조하면, 인터커넥트(220)를 형성하고 층 스택(100)을 어닐링한 후, 저온 산화물(222)이 동작(414) 동안 비아(215)의 상부 부분(216)과 같은 비아(215)의 충전되지 않은 부분 내로 증착된다. 동작(414) 동안 증착된 저온 산화물(222)은 저온 산화물 층(208)의 저온 산화물(222)과 유사하고, 도 2f에 도시된 바와 같이 비아(215)의 형성 동안 저온 산화물 층(208)에 형성된 갭을 충전한다. 저온 산화물(222)은 비아(215)에 의해 형성된 제2 하드 마스크 층(128) 내의 개구를 충전한다. 저온 산화물(222)은 비아(215)의 형성 동안 제3 하드 마스크(130)의 측벽들(206) 사이에 형성된 개구를 더 충전한다.
[0045] 저온 산화물이 비아(215)의 상부 부분(216)을 충전하기 위해 이용된 후, 저온 산화물 층(208)의 상부 부분(223)은 동작(416) 동안 제거된다. 상부 부분(223)을 제거하는 것은 에칭 동작 또는 연마 동작 중 하나 또는 이들의 조합을 사용하여 수행된다. 일부 실시예들에서, 상부 부분(223)은 CMP를 사용하여 제거된다. 상부 부분(223)은 제3 하드 마스크 층(130) 위에 배치된 저온 산화물 층(208)의 부분이다. 저온 산화물 층(208)은 도 2g에 도시된 바와 같이 제3 하드 마스크(130)의 상단이 노출될 때까지 제거된다. 저온 산화물 층(208) 및 제3 하드 마스크(130)의 상단 표면들은 동일 평면에 있으므로, 저온 산화물 층(208)은 제3 하드 마스크(130)로부터 리버스 톤 하드 마스크를 형성한다. 동작(414) 동안 도입된 저온 산화물의 나머지 부분(226) 및 저온 산화물 층(208)의 나머지 부분(224)은 제3 하드 마스크(130)의 리버스 톤 하드 마스크인 패터닝된 층을 형성한다.
[0046] 도 2h를 더 참조하면, 패터닝된 층 및 리버스 톤 하드 마스크의 형성 후에, 제3 하드 마스크(130)의 나머지 부분들이 동작(418) 동안 제거된다. 제3 하드 마스크(130)의 나머지 부분들을 제거하면 하드 마스크의 패턴이 반전되고, 저온 산화물 층(208)의 나머지 부분들(224, 226)이 패터닝된 층으로서 남겨진다. 제3 하드 마스크(130)를 제거하면 나머지 부분들(224, 226) 각각 사이에 개구들(230)이 제공된다.
[0047] 도 2i를 추가로 참조하면, 제2 하드 마스크(128) 및 제2 금속 층(126)의 일부가 동작(420) 동안 저온 산화물 층(208)에 의해 형성된 리버스 톤 하드 마스크의 개구들(230)을 통해 에칭된다. 제2 금속 층(126) 및 제2 하드 마스크(128)를 에칭하는 것은 선택적 에칭 프로세스를 이용하여 수행된다. 제2 금속 층(126) 및 제2 하드 마스크(128)를 에칭하는 것은 건식 에칭, 습식 에칭, 또는 플라즈마 에칭 프로세스를 이용하여 수행된다. 개구들(230)을 통해 제2 하드 마스크(128) 및 제2 금속 층(126)을 에칭하면 도 2i에 도시된 바와 같이 복수의 제2 피처들(232)이 형성된다. 복수의 제2 피처들(232)은 제2 금속 피처들(234) 및 제2 하드 마스크 피처들(236)을 포함한다. 제2 금속 피처들(234) 및 제2 하드 마스크 피처들(236)의 패턴은 온도 산화물 층(208)의 패턴에 의해 결정된다. 제2 피처들(232) 각각은 그 사이에 배치된 갭(238)에 의해 분리된다. 일부 실시예들에서, 복수의 제1 피처들(109) 및 복수의 제2 피처들(232)은 층 스택(100) 내에 격자들을 형성한다. 복수의 제2 피처들(232)은 제2 피처 피치를 갖는다. 제2 피처 피치는 약 25 nm 이하, 예를 들어 약 20 nm 이하, 예를 들어 약 18 nm 이하, 예를 들어 약 15 nm 이하이다.
[0048] 본원에서 예시된 것들에 더하여, 추가적인 금속 층들, 로우-k 재료 층들, 및 하드 마스크들이 이용될 수 있는 것이 고려된다. 추가적인 금속 층들, 로우-k 재료 층들, 및 하드 마스크들은 상호 연결된 금속 층들의 더 큰 스택들을 형성한다.
[0049] 본원에서 설명되는 방법들은 하나 이상의 로우-k 재료 층들(122, 124)에 의해 분리된 제1 금속 층(106)과 제2 금속 층(126) 사이의 인터커넥트(220)를 갖는 디바이스 구조를 가능하게 한다. 제1 금속 층(106) 및 제2 금속 층(126) 각각은 복수의 제1 피처들(109) 또는 제2 피처들(232)을 포함한다. 본원에서 설명되는 방법들은 제1 금속 층(106)의 제1 피처들(109) 및 제2 금속 층(126)의 제2 피처들(232)과 금속 인터커넥트(220)의 자기-정렬을 가능하게 한다. 본원에서 설명되는 방법들은 감소된 인터커넥트(220) 폭을 추가로 가능하게 한다.
[0050] 각각의 증착 동작들은 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 플라즈마 강화 화학 기상 증착(PE-CVD), 및 원자층 증착(ALD) 중 하나 또는 이들의 조합일 수 있다. 일부 실시예들에서, 층들은 층 스택(100) 상에 스프레이 코팅(spray coat)되거나 또는 스핀 코팅(spin coat)된다. 에칭 또는 제거 동작들 각각은 습식 에칭, 건식 에칭, 또는 플라즈마 에칭 중 하나 또는 이들의 조합일 수 있다. 일부 실시예들에서, 현상 및 용해 프로세스를 사용하여 하나 이상의 층들이 제거된다.
[0051] 본 개시내용의 실시예들은 또한 하기 예들 중 임의의 하나 이상에 관한 것이다:
[0052] 1. 반도체 제조에 적합한, 기판을 프로세싱하는 방법으로서, 패터닝된 하드 마스크 층 위에 제1 산화물 층을 증착하는 단계; 제1 산화물 층을 통해 그리고 패터닝된 하드 마스크 층 내의 개구를 통해 비아의 제1 부분을 에칭하는 단계; 상부 금속 층 및 하나 이상의 로우-k 재료 층들을 통해 비아의 제2 부분을 에칭하여, 하부 금속 층의 일부를 노출시키는 단계 ― 하나 이상의 로우-k 재료 층들은 상부 금속 층과 하부 금속 층 사이에 배치됨 ― ; 비아의 제2 부분을 갭 충전 금속으로 갭 충전하는 단계; 비아의 제1 부분을 제2 산화물 층으로 충전하는 단계; 제2 산화물 층 및 제1 산화물 층의 일부를 제거하여, 패터닝된 층을 형성하는 단계; 패터닝된 하드 마스크 층을 제거하여, 패터닝된 층 내에 개구들을 형성하는 단계; 및 패터닝된 하드 마스크 층을 제거한 후, 패터닝된 층 내의 개구들을 통해 상부 금속 층의 일부를 에칭하는 단계를 포함한다.
[0053] 2. 예 1에 따른 방법에 있어서, 제1 하드 마스크가 하부 금속 층과 하나 이상의 로우-k 재료 층들 사이에 배치되고, 제2 하드 마스크가 상부 금속 층과 패터닝된 하드 마스크 층 사이에 배치된다.
[0054] 3. 예 2에 따른 방법에 있어서, 제1 하드 마스크 층 및 제2 하드 마스크 층은 실리콘 질화물 층들이다.
[0055] 4. 예 1 내지 예 3 중 어느 한 예에 따른 방법에 있어서, 패터닝된 하드 마스크 층은 티타늄 질화물 또는 텅스텐 탄화물 하드 마스크이다.
[0056] 5. 예 1 내지 예 4 중 어느 한 예에 따른 방법에 있어서, 비아의 제1 부분은 약 15 nm 내지 약 25 nm의 제1 폭을 갖는다.
[0057] 6. 예 1 내지 예 5 중 어느 한 예에 따른 방법에 있어서, 패터닝된 하드 마스크 층은 복수의 피처들을 포함하고, 각각의 피처는 15 nm 미만의 제2 폭으로 분리된다.
[0058] 7. 예 1 내지 예 6 중 어느 한 예에 따른 방법에 있어서, 비아의 제2 부분은 복수의 피처들 중 2 개의 인접한 피처들 사이에 배치된다.
[0059] 8. 예 1 내지 예 7 중 어느 한 예에 따른 방법에 있어서, 상부 금속 층, 하부 금속 층, 및 갭 충전 금속 각각은 동일하다.
[0060] 9. 예 1 내지 예 8 중 어느 한 예에 따른 방법에 있어서, 상부 금속 층, 하부 금속 층, 및 갭 충전 금속 각각은 루테늄, 몰리브덴, 텅스텐, 이들의 합금들, 또는 이들의 임의의 조합을 포함한다.
[0061] 10. 반도체 제조에 적합한, 기판을 프로세싱하는 방법으로서, 패터닝된 하드 마스크 층 위에 저온 산화물 층을 증착하는 단계 ― 패터닝된 하드 마스크 층은 복수의 개구들 및 복수의 개구들 내에 배치된 저온 산화물 층을 포함함 ― ; 저온 산화물을 통해 그리고 패터닝된 하드 마스크 층 내의 개구를 통해 비아의 제1 부분을 에칭하는 단계; 상부 금속 층, 절연 층, 로우-k 층, 및 차단 층을 통해 비아의 제2 부분을 에칭하여, 하부 금속 층의 일부를 노출시키는 단계; 및 상부 금속 층과 하부 금속 층을 연결하기 위해 비아의 제2 부분을 갭 충전 금속으로 갭 충전하는 단계를 포함한다.
[0062] 11. 예 10에 따른 방법은, 제2 부분을 갭 충전한 후 비아의 제1 부분을 제2 저온 산화물로 충전하는 단계; 제2 저온 산화물 및 저온 산화물 층의 일부를 제거하여, 패터닝된 층을 형성하는 단계 ― 저온 산화물 층은 패터닝된 하드 마스크 층의 갭들 내에 배치됨 ― ; 패터닝된 하드 마스크 층을 제거하는 단계; 및 패터닝된 하드 마스크 층을 제거한 후, 저온 산화물 층 내의 개구들을 통해 상부 금속 층의 일부를 에칭하는 단계를 더 포함한다.
[0063] 12. 예 10 또는 예 11에 따른 방법에 있어서, 절연 층은 테트라에틸 오르토실리케이트 층이다.
[0064] 13. 예 10 내지 예 12 중 어느 한 예에 따른 방법에 있어서, 로우-k 층은 4 미만의 유전 상수를 갖는다.
[0065] 14. 예 10 내지 예 13 중 어느 한 예에 따른 방법에 있어서, 로우-k 층은 실리콘 옥시카바이드를 포함한다.
[0066] 15. 예 10 내지 예 14 중 어느 한 예에 따른 방법에 있어서, 비아의 제1 부분은 약 15 nm 내지 약 25 nm의 제1 폭을 갖고, 비아의 제2 부분은 제1 폭보다 작은 제2 폭을 갖고, 제2 폭은 15 nm 미만이다.
[0067] 16. 예 10 내지 예 15 중 어느 한 예에 따른 방법에 있어서, 포토레지스트 층이 저온 산화물 층 위에 배치되고 패터닝되어, 포토레지스트 층의 일부를 통해 비아의 에칭이 수행된다.
[0068] 17. 예 10 내지 예 16 중 어느 한 예에 따른 방법에 있어서, 차단 층은 알루미늄 산화물 층이다.
[0069] 18. 반도체로 사용하기에 적합한, 기판 상에 배치된 층 스택으로서, 제1 금속 층; 제1 금속 층 상에 배치된 제1 하드 마스크 층; 제1 하드 마스크 층 위에 배치된 하나 이상의 로우-k 재료 층들; 하나 이상의 로우-k 재료 층들 및 제1 하드 마스크 층 위에 배치된 제2 금속 층; 제2 금속 층 위에 배치된 제2 하드 마스크 층; 및 제2 하드 마스크 층 위에 배치된 산화물 층을 포함하고, 제2 금속 층, 제2 하드 마스크 층, 및 산화물 층 각각은 패터닝되어 복수의 피처들을 형성하고, 갭 충전 금속이 제1 금속 층과 제2 금속 층을 연결하고, 하나 이상의 로우-k 재료 층들 및 제1 하드 마스크 내의 개구를 통해 배치된다.
[0070] 19. 예 18에 따른 층 스택에 있어서, 하나 이상의 로우-k 재료 층들은 절연 층 및 로우-k 층을 포함한다.
[0071] 20. 예 18 또는 예 19에 따른 층 스택에 있어서, 갭 충전 금속, 제1 금속 층, 및 제2 금속 층은 동일한 재료를 포함한다.
[0072] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 그 기본 범위를 벗어나지 않으면서 다른 및 추가 실시예들이 고안될 수 있으며, 그 범위는 다음 청구항들에 의해 결정된다. 본 텍스트와 불일치하지 않는 범위 내에서 우선권 문서들 및/또는 테스트 절차들을 포함하여, 본원에서 설명되는 모든 문서들은 인용에 의해 본원에 포함된다. 전술한 일반적인 설명 및 구체적인 실시예들로부터 자명한 바와 같이, 본 개시내용의 형태들이 예시되고 설명되었지만, 본 개시내용의 사상 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다. 따라서, 본 개시내용이 이에 의해 제한되는 것으로 의도되지 않는다. 마찬가지로, "포함하는(comprising)"이라는 용어는 미국법의 목적들을 위해 "포함하는(including)"이라는 용어와 동의어로 간주된다. 마찬가지로, 구성, 요소, 또는 요소들의 그룹 뒤에 "포함하는"이라는 과도적 문구가 있는 경우에는 항상, "필수적 요소로 하여 구성되는(consisting essentially of)", "구성되는(consisting of)", "구성된 그룹으로부터 선택되는(selected from the group of consisting of)", 또는 "이다"라는 과도적 문구들이 구성, 요소, 또는 요소들의 언급 뒤에 있는 동일한 구성 또는 요소들의 그룹 및 그 반대가 고려된다는 것을 이해해야 한다. 본원에서 사용되는 바와 같이, 용어 "약(about)"은 공칭 값으로부터 +/- 10 % 변동을 의미한다. 이러한 변동은 여기에 제공된 임의의 값에 포함될 수 있다는 것을 이해해야 한다.
[0073] 특정 실시예들 및 특징들은 수치 상한들의 세트 및 수치 하한들의 세트를 사용하여 설명되었다. 임의의 2 개의 값들의 조합, 예를 들어 임의의 하한값과 임의의 상한값의 조합, 임의의 2 개의 하한값들의 조합, 및/또는 임의의 2 개의 상한값들의 조합을 포함하는 범위들이 달리 지시되지 않는 한 고려된다는 것을 이해해야 한다. 특정 하한들, 상한들, 및 범위들은 아래의 하나 이상의 청구항들에 나타난다.

Claims (20)

  1. 반도체 제조에 적합한, 기판을 프로세싱하는 방법으로서,
    패터닝된 하드 마스크 층 위에 제1 산화물 층을 증착하는 단계;
    상기 제1 산화물 층을 통해 그리고 상기 패터닝된 하드 마스크 층 내의 개구를 통해 비아(via)의 제1 부분을 에칭하는 단계;
    상부 금속 층 및 하나 이상의 로우(low)-k 재료 층들을 통해 상기 비아의 제2 부분을 에칭하여, 하부 금속 층의 일부를 노출시키는 단계 ― 상기 하나 이상의 로우-k 재료 층들은 상기 상부 금속 층과 상기 하부 금속 층 사이에 배치됨 ― ;
    상기 비아의 상기 제2 부분을 갭 충전 금속(gapfill metal)으로 갭 충전하는 단계;
    상기 비아의 상기 제1 부분을 제2 산화물 층으로 충전하는 단계;
    상기 제2 산화물 층 및 상기 제1 산화물 층의 일부를 제거하여, 패터닝된 층을 형성하는 단계;
    상기 패터닝된 하드 마스크 층을 제거하여, 상기 패터닝된 층 내에 개구들을 형성하는 단계; 및
    상기 패터닝된 하드 마스크 층을 제거한 후, 상기 패터닝된 층 내의 상기 개구들을 통해 상기 상부 금속 층의 일부를 에칭하는 단계를 포함하는,
    기판을 프로세싱하는 방법.
  2. 제1 항에 있어서,
    제1 하드 마스크가 상기 하부 금속 층과 상기 하나 이상의 로우-k 재료 층들 사이에 배치되고, 제2 하드 마스크가 상기 상부 금속 층과 상기 패터닝된 하드 마스크 층 사이에 배치되는,
    기판을 프로세싱하는 방법.
  3. 제2 항에 있어서,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층은 실리콘 질화물(silicon nitride) 층들인,
    기판을 프로세싱하는 방법.
  4. 제1 항에 있어서,
    상기 패터닝된 하드 마스크 층은 티타늄 질화물(titanium nitride) 또는 텅스텐 탄화물(tungsten carbide) 하드 마스크인,
    기판을 프로세싱하는 방법.
  5. 제1 항에 있어서,
    상기 비아의 상기 제1 부분은 약 15 nm 내지 약 25 nm의 제1 폭을 갖는,
    기판을 프로세싱하는 방법.
  6. 제1 항에 있어서,
    상기 패터닝된 하드 마스크 층은 복수의 피처들(features)을 포함하고, 각각의 피처는 15 nm 미만의 제2 폭으로 분리되는,
    기판을 프로세싱하는 방법.
  7. 제6 항에 있어서,
    상기 비아의 상기 제2 부분은 상기 복수의 피처들 중 2 개의 인접한 피처들 사이에 배치되는,
    기판을 프로세싱하는 방법.
  8. 제1 항에 있어서,
    상기 상부 금속 층, 상기 하부 금속 층, 및 상기 갭 충전 금속 각각은 동일한,
    기판을 프로세싱하는 방법.
  9. 제8 항에 있어서,
    상기 상부 금속 층, 상기 하부 금속 층, 및 상기 갭 충전 금속 각각은 루테늄, 몰리브덴, 텅스텐, 이들의 합금들, 또는 이들의 임의의 조합을 포함하는,
    기판을 프로세싱하는 방법.
  10. 반도체 제조에 적합한, 기판을 프로세싱하는 방법으로서,
    패터닝된 하드 마스크 층 위에 저온 산화물 층을 증착하는 단계 ― 상기 패터닝된 하드 마스크 층은 복수의 개구들을 포함하고, 상기 저온 산화물 층은 상기 복수의 개구들 내에 배치됨 ― ;
    상기 저온 산화물을 통해 그리고 상기 패터닝된 하드 마스크 층 내의 개구를 통해 비아의 제1 부분을 에칭하는 단계;
    상부 금속 층, 절연 층, 로우-k 층, 및 차단 층을 통해 상기 비아의 제2 부분을 에칭하여, 하부 금속 층의 일부를 노출시키는 단계; 및
    상기 상부 금속 층과 상기 하부 금속 층을 연결하기 위해 상기 비아의 상기 제2 부분을 갭 충전 금속으로 갭 충전하는 단계를 포함하는,
    기판을 프로세싱하는 방법.
  11. 제10 항에 있어서,
    상기 제2 부분을 갭 충전한 후 상기 비아의 상기 제1 부분을 제2 저온 산화물로 충전하는 단계;
    상기 제2 저온 산화물 및 상기 저온 산화물 층의 일부를 제거하여, 패터닝된 층을 형성하는 단계 ― 상기 저온 산화물 층은 상기 패터닝된 하드 마스크 층의 갭들 내에 배치됨 ― ;
    상기 패터닝된 하드 마스크 층을 제거하는 단계; 및
    상기 패터닝된 하드 마스크 층을 제거한 후, 상기 저온 산화물 층 내의 개구들을 통해 상기 상부 금속 층의 일부를 에칭하는 단계를 더 포함하는,
    기판을 프로세싱하는 방법.
  12. 제10 항에 있어서,
    상기 절연 층은 테트라에틸 오르토실리케이트 층(tetraethyl orthosilicate layer)인,
    기판을 프로세싱하는 방법.
  13. 제10 항에 있어서,
    상기 로우-k 층은 4 미만의 유전 상수를 갖는,
    기판을 프로세싱하는 방법.
  14. 제13 항에 있어서,
    상기 로우-k 층은 실리콘 옥시카바이드(silicon oxycarbide)를 포함하는,
    기판을 프로세싱하는 방법.
  15. 제10 항에 있어서,
    상기 비아의 상기 제1 부분은 약 15 nm 내지 약 25 nm의 제1 폭을 갖고, 상기 비아의 상기 제2 부분은 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제2 폭은 15 nm 미만인,
    기판을 프로세싱하는 방법.
  16. 제10 항에 있어서,
    포토레지스트 층이 상기 저온 산화물 층 위에 배치되고 패터닝되어, 상기 포토레지스트 층의 일부를 통해 상기 비아의 에칭이 수행되는,
    기판을 프로세싱하는 방법.
  17. 제10 항에 있어서,
    상기 차단 층은 알루미늄 산화물(aluminum oxide) 층인,
    기판을 프로세싱하는 방법.
  18. 반도체로 사용하기에 적합한, 기판 상에 배치된 층 스택으로서,
    제1 금속 층;
    상기 제1 금속 층 상에 배치된 제1 하드 마스크 층;
    상기 제1 하드 마스크 층 위에 배치된 하나 이상의 로우-k 재료 층들;
    상기 하나 이상의 로우-k 재료 층들 및 상기 제1 하드 마스크 층 위에 배치된 제2 금속 층;
    상기 제2 금속 층 위에 배치된 제2 하드 마스크 층; 및
    상기 제2 하드 마스크 층 위에 배치된 산화물 층을 포함하고,
    상기 제2 금속 층, 상기 제2 하드 마스크 층, 및 상기 산화물 층 각각은 패터닝되어 복수의 피처들을 형성하고, 갭 충전 금속이 상기 제1 금속 층과 상기 제2 금속 층을 연결하고, 상기 하나 이상의 로우-k 재료 층들 및 상기 제1 하드 마스크 내의 개구를 통해 배치되는,
    기판 상에 배치된 층 스택.
  19. 제18 항에 있어서,
    상기 하나 이상의 로우-k 재료 층들은 절연 층 및 로우-k 층을 포함하는,
    기판 상에 배치된 층 스택.
  20. 제18 항에 있어서,
    상기 갭 충전 금속, 상기 제1 금속 층, 및 상기 제2 금속 층은 동일한 재료를 포함하는,
    기판 상에 배치된 층 스택.
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US9431297B2 (en) * 2014-10-01 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device
EP3367428A1 (en) * 2017-02-23 2018-08-29 IMEC vzw Method for blocking a trench portion during patterning of trenches in a dielectric material, and corresponding semiconductor structure
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US10937652B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure of cut end with self-aligned double patterning

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