JPH01120026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01120026A JPH01120026A JP62277636A JP27763687A JPH01120026A JP H01120026 A JPH01120026 A JP H01120026A JP 62277636 A JP62277636 A JP 62277636A JP 27763687 A JP27763687 A JP 27763687A JP H01120026 A JPH01120026 A JP H01120026A
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- Japan
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- polysilicon
- tungsten
- oxide film
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- Pending
Links
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Landscapes
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ポリシリコン上のパターン出しされた５ｌｏ
２をマスクに選択堆積したＷ（タングステン）を、５Ｉ
Ｏ２餘去後、ポリシリコンエッチのマスクとして用い、
パターン差のない、下層ポリシリコン、上層タングステ
ン２層膜を形成することのできる半導体装置の製造方法
に関するものである。
２をマスクに選択堆積したＷ（タングステン）を、５Ｉ
Ｏ２餘去後、ポリシリコンエッチのマスクとして用い、
パターン差のない、下層ポリシリコン、上層タングステ
ン２層膜を形成することのできる半導体装置の製造方法
に関するものである。
従来の技術
第３図は従来の下層ポリシリコン、上層ポリシリコンよ
り々る配線パターンの形成工程を示す。
り々る配線パターンの形成工程を示す。
第３図において、７はシリコン基板、８は５ｔＯ２゜１
０はタングステン、１１はレジストパターンで。
０はタングステン、１１はレジストパターンで。
１２はエツチング形成されたポリシリコンのパターン、
１３はエツチング形成されたタングステンパターン、１
４はサイドエッチを示す。
１３はエツチング形成されたタングステンパターン、１
４はサイドエッチを示す。
従来の配線パターンの形成は、ポリシリコン９゜タング
ステン１０，２層膜を形成し、レジスト等１１をマスク
にしてＳＦ６ などのエツチングガスを用いて、エツチ
ングしようとしていた。
ステン１０，２層膜を形成し、レジスト等１１をマスク
にしてＳＦ６ などのエツチングガスを用いて、エツチ
ングしようとしていた。
発明が解決しようとする問題点
しかし、タングステンの異方性よくエツチングできる条
件では、ポリシリコンのエッチレートが速くかつ異方性
が得られないため、ポリシリコンのサイドエッチ１４が
避けられなかった。
件では、ポリシリコンのエッチレートが速くかつ異方性
が得られないため、ポリシリコンのサイドエッチ１４が
避けられなかった。
本発明は、上層タングステン、下層ポリシリコンの２層
膜で、パターン差（例えば、ボリシリコンのサイドエッ
チ１４が発生するという問題点を解決するものである。
膜で、パターン差（例えば、ボリシリコンのサイドエッ
チ１４が発生するという問題点を解決するものである。
間、照点を解決するための手段
本発明の半導体装置の製造方法は、ポリシリコン上にシ
リコン酸化膜を形成し、この酸化膜を選択的に除去して
酸化膜パターンを形成するとともに下地の前記ポリシリ
コンを露出させ、このポリシリコン上にタングステンを
選択堆積させたのち。
リコン酸化膜を形成し、この酸化膜を選択的に除去して
酸化膜パターンを形成するとともに下地の前記ポリシリ
コンを露出させ、このポリシリコン上にタングステンを
選択堆積させたのち。
残っている前記酸化膜を除去し、前記タングステンをマ
スクにして、下地の前記ポリシリコンを、エツチングす
るものである。
スクにして、下地の前記ポリシリコンを、エツチングす
るものである。
作 用
上記したように、タングステンを異方性よくエツチング
する条件で、ポリシリコンを異方性よくエツチングする
。あるいはポリシリコンのエッチレートが低いという条
件は現状では無い。逆に、タングステンのエツチングを
１氏くおさえて、ポリシリコンを異方性よくエツチング
する条件は有る。
する条件で、ポリシリコンを異方性よくエツチングする
。あるいはポリシリコンのエッチレートが低いという条
件は現状では無い。逆に、タングステンのエツチングを
１氏くおさえて、ポリシリコンを異方性よくエツチング
する条件は有る。
（例えば、Ｃ１２を含むエツチングガス）。従って、タ
ングステンのパターン出しを、エツチングによらず実施
すれば、このタングステンをマスクニジてパターン差な
くポリシリコンをエツチングスルことができる。したが
って、本発明においては。
ングステンのパターン出しを、エツチングによらず実施
すれば、このタングステンをマスクニジてパターン差な
くポリシリコンをエツチングスルことができる。したが
って、本発明においては。
ポリシリコン上に５ｌＯ３膿（シリコン酸化膜）を形成
し、このＳ １０２膜をパターン出しして下地ポリシリ
コンを露出させ、このポリシリコン上のみに、タングス
テンを選択デポ（堆積）することにより、タングステン
のパターン出しをおこなう。
し、このＳ １０２膜をパターン出しして下地ポリシリ
コンを露出させ、このポリシリコン上のみに、タングス
テンを選択デポ（堆積）することにより、タングステン
のパターン出しをおこなう。
その後、 ｓｉ○２を除去して、タングステンのエッチ
レートが低い条件で、ポリシリコンをエツチングするこ
とにより、上述の操作を実現するものである。
レートが低い条件で、ポリシリコンをエツチングするこ
とにより、上述の操作を実現するものである。
実施例
第１図に、この工程の実施例を示す。シリコン基板１を
熱酸化し酸化膜２を形成したのちポリシリコン３をデポ
したのち、不純物をドープする（第１図ａ）。このポリ
シリコン３上にＳｉ○２膜４を、後に堆積するタングス
テンの膜厚よりも厚く、デボし、後にタングステン、ポ
リシリコンをパターン出しする部分となる酸化膜４の一
部を除去し、エツチング部１００を形成する（第１図ｂ
）。
熱酸化し酸化膜２を形成したのちポリシリコン３をデポ
したのち、不純物をドープする（第１図ａ）。このポリ
シリコン３上にＳｉ○２膜４を、後に堆積するタングス
テンの膜厚よりも厚く、デボし、後にタングステン、ポ
リシリコンをパターン出しする部分となる酸化膜４の一
部を除去し、エツチング部１００を形成する（第１図ｂ
）。
この後、タングステン５を選択ＣＶＤ法を用いてポリシ
リコン３上にのみ選択的にデボする（第１図Ｃ）。さら
に、 ５１０２４を除去すれば、ポリシリコン３上に、
タングステンパターンが残る（第１図ｄ）。このタング
ステンパターン５をマスクとしてポリシリコン３をエツ
チングする。このとき、ポリシリコン３が異方性よくエ
ツチングでき。
リコン３上にのみ選択的にデボする（第１図Ｃ）。さら
に、 ５１０２４を除去すれば、ポリシリコン３上に、
タングステンパターンが残る（第１図ｄ）。このタング
ステンパターン５をマスクとしてポリシリコン３をエツ
チングする。このとき、ポリシリコン３が異方性よくエ
ツチングでき。
かつ、タングステン６がエツチングされ難い条件（Ｃ１
２を含むエツチング・ガス）でエツチングする（第１図
ｅ）。以上の手続により、ノくターン差のない、下層ポ
リシリコン上くターンＡ、上層タングステン５の２層嘆
を形成することができる。
２を含むエツチング・ガス）でエツチングする（第１図
ｅ）。以上の手続により、ノくターン差のない、下層ポ
リシリコン上くターンＡ、上層タングステン５の２層嘆
を形成することができる。
すなわち、タングステン６とポリシリコン上くターン３
Ａのパターン寸法を同一とすることができる。
Ａのパターン寸法を同一とすることができる。
第２図に、このパターン出しされたポリシリコン タン
ダメテン２層嘆をＭＯＳ）ランシスタのゲートメタルに
適用した例を示す。工程は以下のようである。（１）Ｌ
ＯＣＯ３法によりトランジスタ活性部をシリコン基板１
６に形成する。１６はＬＯＣＯ３分離絶縁膜である。（
２）ゲート絶縁膜１７を熱酸化により作製する。（３）
ポリシリコンをデポしく４）ＣＶ Ｄ法によりＳ １０
２をその上方に堆積させる。（的フォトレジストにより
ゲート部以外をおおい、異方性よ（、５１０２膜をエツ
チングし、ゲート部のポリシリコンを露出させる。（６
）タングステンをＣＶＤ法により、ポリシリコン上のみ
に選択的に堆積させる。（７）Ｓ１０２を除去し５パタ
ーンの出たタングステン５を全面ポリシリコン上に残す
。
ダメテン２層嘆をＭＯＳ）ランシスタのゲートメタルに
適用した例を示す。工程は以下のようである。（１）Ｌ
ＯＣＯ３法によりトランジスタ活性部をシリコン基板１
６に形成する。１６はＬＯＣＯ３分離絶縁膜である。（
２）ゲート絶縁膜１７を熱酸化により作製する。（３）
ポリシリコンをデポしく４）ＣＶ Ｄ法によりＳ １０
２をその上方に堆積させる。（的フォトレジストにより
ゲート部以外をおおい、異方性よ（、５１０２膜をエツ
チングし、ゲート部のポリシリコンを露出させる。（６
）タングステンをＣＶＤ法により、ポリシリコン上のみ
に選択的に堆積させる。（７）Ｓ１０２を除去し５パタ
ーンの出たタングステン５を全面ポリシリコン上に残す
。
（８） 、 （７）のタングステン５をマスクに、ポリ
シリコンを異方性よくエツチングしてポリシリコンパタ
ーン３Ａを形成する。この際、タングステンがエツチン
グされ難い条件（Ｃ１２を含むエツチング・ガス）を用
いる。（以上で、２層膜１８よりなるゲートパターン出
しされる。）（９）リース・ドレイン部１９に不純物を
ドープし、（１０）層間絶縁膜２０を堆積させ、 （
１１）ゲート、ソース、ドレイン部にコンタクトを設け
、（１２）配線金属２１を堆積し、（１３）これをパタ
ーン出しする。以上で第３図に示すＭＯ３Ｉ−ランジス
タが工きる。
シリコンを異方性よくエツチングしてポリシリコンパタ
ーン３Ａを形成する。この際、タングステンがエツチン
グされ難い条件（Ｃ１２を含むエツチング・ガス）を用
いる。（以上で、２層膜１８よりなるゲートパターン出
しされる。）（９）リース・ドレイン部１９に不純物を
ドープし、（１０）層間絶縁膜２０を堆積させ、 （
１１）ゲート、ソース、ドレイン部にコンタクトを設け
、（１２）配線金属２１を堆積し、（１３）これをパタ
ーン出しする。以上で第３図に示すＭＯ３Ｉ−ランジス
タが工きる。
発明の効果 −
本発明によれば、きわめて簡易な処理により。
上層タングステン、下層ポリシリコン２層膜の２層間の
パターン差のないパターン出しを実施することが可能で
あり、ＭＯＳ）ランジスタのゲート金属のパターン出し
等として実用的にきわめて有用である。
パターン差のないパターン出しを実施することが可能で
あり、ＭＯＳ）ランジスタのゲート金属のパターン出し
等として実用的にきわめて有用である。
第１図は本発明の一実施例における２層膜パターン形成
方法の工程断面図、第２図は本実施例方法の工程をＭＯ
Ｓ）ランジスタのゲート・メタルのパターンニングに適
用した結果できるトランジスタの構造を示す断面図、第
３図は従来の２層膜パターン形成方法の工程断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・ポリシリコン、４・・・・・・酸化膜、
６・・・・・・タングステン、３Ａ・・・・・・ポリシ
リコンパターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名派 み、−〜
方法の工程断面図、第２図は本実施例方法の工程をＭＯ
Ｓ）ランジスタのゲート・メタルのパターンニングに適
用した結果できるトランジスタの構造を示す断面図、第
３図は従来の２層膜パターン形成方法の工程断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・ポリシリコン、４・・・・・・酸化膜、
６・・・・・・タングステン、３Ａ・・・・・・ポリシ
リコンパターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名派 み、−〜
Claims (1)
- ポリシリコン上にシリコン酸化膜を形成し、この酸化
膜を選択的に除去して酸化膜パターンを形成するととも
に下地の前記ポリシリコンを露出させ、このポリシリコ
ン上にタングステンを選択堆積させたのち、残っている
前記酸化膜を除去し、前記タングステンをマスクにして
、下地の前記ポリシリコンをエッチングしてなる半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277636A JPH01120026A (ja) | 1987-11-02 | 1987-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277636A JPH01120026A (ja) | 1987-11-02 | 1987-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120026A true JPH01120026A (ja) | 1989-05-12 |
Family
ID=17586188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277636A Pending JPH01120026A (ja) | 1987-11-02 | 1987-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120026A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389534A (ja) * | 1989-08-31 | 1991-04-15 | Nec Corp | 半導体装置およびその製造方法 |
| KR19980060606A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
| CN102956461A (zh) * | 2011-08-30 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
-
1987
- 1987-11-02 JP JP62277636A patent/JPH01120026A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389534A (ja) * | 1989-08-31 | 1991-04-15 | Nec Corp | 半導体装置およびその製造方法 |
| KR19980060606A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
| CN102956461A (zh) * | 2011-08-30 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
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