JPH038339A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH038339A JPH038339A JP14331389A JP14331389A JPH038339A JP H038339 A JPH038339 A JP H038339A JP 14331389 A JP14331389 A JP 14331389A JP 14331389 A JP14331389 A JP 14331389A JP H038339 A JPH038339 A JP H038339A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- contact region
- wiring
- melting point
- high melting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000002844 melting Methods 0.000 claims abstract description 39
- 230000008018 melting Effects 0.000 claims abstract description 38
- 238000010030 laminating Methods 0.000 claims abstract description 6
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 4
- 150000003377 silicon compounds Chemical class 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 239000003870 refractory metal Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 abstract description 4
- 239000010410 layer Substances 0.000 abstract 9
- 150000001875 compounds Chemical class 0.000 abstract 2
- 239000002344 surface layer Substances 0.000 abstract 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 23
- 229910021342 tungsten silicide Inorganic materials 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 229910052796 boron Inorganic materials 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、多結晶シリコン層上に高融点金属シリコン化
合物層を積層させた電極配線を備える半導体装置に関す
る。
合物層を積層させた電極配線を備える半導体装置に関す
る。
［発明の概要］
本発明は、多結晶シリコン層上に高融点金属シリコン化
合物層を積層させて成る配線が、半導体基体上に形成さ
れた半導体装置において、前記配線と、上記半導体基体
に形成されたｐ型不純物領域とが直接接続されるコンタ
クト領域を有し、該コンタクト領域上で前記配線を形成
する高融点金属シリコン化合物層が除去されていること
により、 配線とｐ型不純物領域との良好なコンタクトを確保し、
コンタクト抵抗を低くするようにしたものである。
合物層を積層させて成る配線が、半導体基体上に形成さ
れた半導体装置において、前記配線と、上記半導体基体
に形成されたｐ型不純物領域とが直接接続されるコンタ
クト領域を有し、該コンタクト領域上で前記配線を形成
する高融点金属シリコン化合物層が除去されていること
により、 配線とｐ型不純物領域との良好なコンタクトを確保し、
コンタクト抵抗を低くするようにしたものである。
また、斯る半導体装置の製造方法において、前記半導体
基体上に形成された絶縁膜を選択的に除去してコンタク
ト領域を形成する工程と、該コンタクト領域を覆って多
結晶シリコン層を形成する工程と、前記コンタクト領域
上に対応する該多結晶シリコン層上に、高融点金属シリ
サイドとエツチング特性の異なるエツチングストッパ層
を形成する工程と、前記多結晶シリコン層上に高融点金
属シリコン化合物層を形成する工程と、該高融点金属シ
リコン化合物層と前記多結晶シリコン層を、前記コンタ
クト領域上で前記エツチングストッパ層が露出するよう
にパターニングする工程と、を具備することにより、 又は前記半導体基体上に形成された絶縁膜を選択的に除
去してコンタクト領域を形成する工程と、前記コンタク
ト領域を覆って半導体基体上に、多結晶シリコン層上に
高融点金属シリコン化合物層を積層させて成る配線層を
形成する工程と、該配線層を前記コンタクト領域の少な
くとも一部が露出するようにパターニングする工程と、
前記露出部に前記高融点金属シリコン化合物層とエツチ
ング特性の異なる層を形成する工程と、前記コンタクト
領域上の高融点金属シリコン化合物層を選択的に除去す
る工程と、を具備することにより、コンタクト領域上の
高融点金属シリコン化合物層を除去するようにし、また
、半導体基体の露出部が深く削られるのを防止したもの
である。
基体上に形成された絶縁膜を選択的に除去してコンタク
ト領域を形成する工程と、該コンタクト領域を覆って多
結晶シリコン層を形成する工程と、前記コンタクト領域
上に対応する該多結晶シリコン層上に、高融点金属シリ
サイドとエツチング特性の異なるエツチングストッパ層
を形成する工程と、前記多結晶シリコン層上に高融点金
属シリコン化合物層を形成する工程と、該高融点金属シ
リコン化合物層と前記多結晶シリコン層を、前記コンタ
クト領域上で前記エツチングストッパ層が露出するよう
にパターニングする工程と、を具備することにより、 又は前記半導体基体上に形成された絶縁膜を選択的に除
去してコンタクト領域を形成する工程と、前記コンタク
ト領域を覆って半導体基体上に、多結晶シリコン層上に
高融点金属シリコン化合物層を積層させて成る配線層を
形成する工程と、該配線層を前記コンタクト領域の少な
くとも一部が露出するようにパターニングする工程と、
前記露出部に前記高融点金属シリコン化合物層とエツチ
ング特性の異なる層を形成する工程と、前記コンタクト
領域上の高融点金属シリコン化合物層を選択的に除去す
る工程と、を具備することにより、コンタクト領域上の
高融点金属シリコン化合物層を除去するようにし、また
、半導体基体の露出部が深く削られるのを防止したもの
である。
［従来の技術］
半導体装置の電極配線としては、アルミニウムや多結晶
シリコンが多く用いられる。しかし、アルミニウムは、
比抵抗が小さく、シリコン基板とのコンタクトも良好で
あるが、融点が低いために高温処理工程が全て終了した
後でなければ用いることができないという問題点を有し
ている。また、多結晶シリコンで配線を形成した場合、
多結晶シリコンに不純物を多量にドープしたとしてもア
ルミニウムに比べると比抵抗が高く、高連動作化に適さ
ない問題点があった。
シリコンが多く用いられる。しかし、アルミニウムは、
比抵抗が小さく、シリコン基板とのコンタクトも良好で
あるが、融点が低いために高温処理工程が全て終了した
後でなければ用いることができないという問題点を有し
ている。また、多結晶シリコンで配線を形成した場合、
多結晶シリコンに不純物を多量にドープしたとしてもア
ルミニウムに比べると比抵抗が高く、高連動作化に適さ
ない問題点があった。
従来、上記したような問題点を解決した半導体装置とし
ては、特開昭５４−８８７８３号公報記載に係る発明が
知られている。
ては、特開昭５４−８８７８３号公報記載に係る発明が
知られている。
即ち、この従来例は、不純物をドープした多結晶シリコ
ン膜の上に高融点金属シリコン化合物からなる膜を積層
した電極配線を備えたものである。
ン膜の上に高融点金属シリコン化合物からなる膜を積層
した電極配線を備えたものである。
具体的な応用例としては、例えば第４図Ａに示すように
表面にフィールド酸化膜（ｔ、 ｏ ｃ ｏ ｓ ）ｌ
ａ及びゲート酸化膜１ｂが形成されたシリコン基板ｌ上
のゲート酸化膜１ｂを選択的に除去してコンタクト領域
を形成した後（ｐ型の不純物拡散領域１ｃを露出させた
後）、ホウ素（Ｒ）をドープした多結晶シリコン層２を
被着する。次に、多結晶シリコン層２の上にタングステ
ンシリサイド（ＷＳｉｘ）層３を被着させた後、レジス
ト４の塗布、パターニングを行ない、このレジスト４を
マスクとして、同図Ａに示す如くタングステンシリサイ
ド層３及び多結晶シリコン層２のエツチングを行なって
、所定のパターン化された配線層（多結晶シリコン層２
及びタングステンシリサイド層３から成る）５を形成し
たものである。
表面にフィールド酸化膜（ｔ、 ｏ ｃ ｏ ｓ ）ｌ
ａ及びゲート酸化膜１ｂが形成されたシリコン基板ｌ上
のゲート酸化膜１ｂを選択的に除去してコンタクト領域
を形成した後（ｐ型の不純物拡散領域１ｃを露出させた
後）、ホウ素（Ｒ）をドープした多結晶シリコン層２を
被着する。次に、多結晶シリコン層２の上にタングステ
ンシリサイド（ＷＳｉｘ）層３を被着させた後、レジス
ト４の塗布、パターニングを行ない、このレジスト４を
マスクとして、同図Ａに示す如くタングステンシリサイ
ド層３及び多結晶シリコン層２のエツチングを行なって
、所定のパターン化された配線層（多結晶シリコン層２
及びタングステンシリサイド層３から成る）５を形成し
たものである。
［発明が解決しようとする課題］
しかしながら、このような従来の半導体装置にあっては
、多結晶シリコン層２中のホウ素（Ｒ）がタングステン
シリサイド層３に吸い上げられ良好なコンタクトが得ら
れないという問題点が生じている。
、多結晶シリコン層２中のホウ素（Ｒ）がタングステン
シリサイド層３に吸い上げられ良好なコンタクトが得ら
れないという問題点が生じている。
そこで、例えば、第４図に示すような工程で形成された
配線層５を、第５図Ａに示すように、レジスト６をパタ
ーニングして、コンタクト領域上方のタングステンシリ
サイド層３をエツチングして選択的に除去する（第５図
Ｂ）ことが考えられるが、このような方法を用いた場合
、多結晶シリコンのエッチレートが高いため、タングス
テンシリサイド層３を完全に除去しようとすると、第５
図Ｂに示すように、多結晶シリコン層２が非常に薄くな
る不都合が生じると共に、多結晶シリコンと選択比がと
れないためにシリコン基板ｌの不純物拡散領域ＩＣに凹
部１ｄが深く形成されて損傷を受は易（したり、寄生容
量を大きくしてしまうという問題点を有している。
配線層５を、第５図Ａに示すように、レジスト６をパタ
ーニングして、コンタクト領域上方のタングステンシリ
サイド層３をエツチングして選択的に除去する（第５図
Ｂ）ことが考えられるが、このような方法を用いた場合
、多結晶シリコンのエッチレートが高いため、タングス
テンシリサイド層３を完全に除去しようとすると、第５
図Ｂに示すように、多結晶シリコン層２が非常に薄くな
る不都合が生じると共に、多結晶シリコンと選択比がと
れないためにシリコン基板ｌの不純物拡散領域ＩＣに凹
部１ｄが深く形成されて損傷を受は易（したり、寄生容
量を大きくしてしまうという問題点を有している。
本発明は、このような問題点に着目して創案されたもの
であって、コンタクト領域上において多結晶シリコン層
２中のｐ型不純物濃度の減少を防止する半導体装置を得
ると共に、シリコン基板のエツチングに“よる削れを防
止出来る半導体装置の製造方法を得んとするものである
。
であって、コンタクト領域上において多結晶シリコン層
２中のｐ型不純物濃度の減少を防止する半導体装置を得
ると共に、シリコン基板のエツチングに“よる削れを防
止出来る半導体装置の製造方法を得んとするものである
。
［課題を解決するための手段］
そこで、本発明は、多結晶シリコン層上に高融点金属シ
リコン化合物層を積層させて成る配線が、半導体基体上
に形成された半導体装置において、前記配線と、上記半
導体基体に形成されたｐ型不純物領域とが直接接続され
るコンタクト領域を有し、該コンタクト領域上で前記配
線を形成する高融点金属シリコン化合物層が除去されて
いることを、第１の解決手段としている。
リコン化合物層を積層させて成る配線が、半導体基体上
に形成された半導体装置において、前記配線と、上記半
導体基体に形成されたｐ型不純物領域とが直接接続され
るコンタクト領域を有し、該コンタクト領域上で前記配
線を形成する高融点金属シリコン化合物層が除去されて
いることを、第１の解決手段としている。
また、半導体基体に形成されたｐ型不純物領域と配線と
を接続する半導体装置の製造方法において、前記半導体
基体上に形成された絶縁膜を選択的に除去してコンタク
ト領域を形成する工程と、該コンタクト領域を覆って半
導体基体上に、多結晶シリコン層上に高融点金属シリコ
ン化合物層を積層させて成る配線層を形成する工程と、
前記配線層をパターニングする工程と、前記コンタクト
領域上の前記高融点金属シリコン化合物層を選択的に除
去する工程と、を具備することを、第２の解決手段とし
ている。
を接続する半導体装置の製造方法において、前記半導体
基体上に形成された絶縁膜を選択的に除去してコンタク
ト領域を形成する工程と、該コンタクト領域を覆って半
導体基体上に、多結晶シリコン層上に高融点金属シリコ
ン化合物層を積層させて成る配線層を形成する工程と、
前記配線層をパターニングする工程と、前記コンタクト
領域上の前記高融点金属シリコン化合物層を選択的に除
去する工程と、を具備することを、第２の解決手段とし
ている。
さらに、半導体基体に形成されたｐ型不純物領域と配線
とを接続する半導体装置の製造方法において、前記半導
体基体上に形成された絶縁膜を選択的に除去してコンタ
クト領域を形成する工程と、該コンタクト領域を覆って
多結晶シリコン層を形成する工程と、前記コンタクト領
域上に対応する該多結晶シリコン層上に、高融点金属シ
リサイドとエツチング特性の異なるエツチングストッパ
層を形成する工程と、前記多結晶シリコン層上に高融点
金属シリコン化合物層を形成する工程と、該高融点金属
シリコン化合物層と前記多結晶シリコン層を、前記コン
タクト領域上で前記エツチングストッパ層が露出するよ
うにパターニングする工程と、を具備することを、第３
の解決手段としている。
とを接続する半導体装置の製造方法において、前記半導
体基体上に形成された絶縁膜を選択的に除去してコンタ
クト領域を形成する工程と、該コンタクト領域を覆って
多結晶シリコン層を形成する工程と、前記コンタクト領
域上に対応する該多結晶シリコン層上に、高融点金属シ
リサイドとエツチング特性の異なるエツチングストッパ
層を形成する工程と、前記多結晶シリコン層上に高融点
金属シリコン化合物層を形成する工程と、該高融点金属
シリコン化合物層と前記多結晶シリコン層を、前記コン
タクト領域上で前記エツチングストッパ層が露出するよ
うにパターニングする工程と、を具備することを、第３
の解決手段としている。
さらにまた、半導体基体上に形成されたｐ型不純物−領
域と配線とを接続する半導体装置の製造方法において、
前記半導体基体上に形成された絶縁膜を選択的に除去し
てコンタクト領域を形成する工程と、前記コンタクト領
域を覆って半導体基体上に、多結晶シリコン層上に高融
点金属シリコン化合物層を積層させて成る配線層を形成
する工程と、該配線層を前記コンタクト領域の少なくと
も一部が露出するようにパターニングする工程と、前記
露出部に前記高融点金属シリコン化合物とエツチング特
性の異なる層を形成する工程と、前記コンタクト領域上
の高融点金属シリコン化合物層を選択的に除去する工程
と、を具備することを、第４の解決手段としている。
域と配線とを接続する半導体装置の製造方法において、
前記半導体基体上に形成された絶縁膜を選択的に除去し
てコンタクト領域を形成する工程と、前記コンタクト領
域を覆って半導体基体上に、多結晶シリコン層上に高融
点金属シリコン化合物層を積層させて成る配線層を形成
する工程と、該配線層を前記コンタクト領域の少なくと
も一部が露出するようにパターニングする工程と、前記
露出部に前記高融点金属シリコン化合物とエツチング特
性の異なる層を形成する工程と、前記コンタクト領域上
の高融点金属シリコン化合物層を選択的に除去する工程
と、を具備することを、第４の解決手段としている。
［作用］
第１の解決手段においては、コンタクト領域上の配線の
上層を成す高融点金属シリコン化合物層が除去されてい
るため、多結晶シリコン層の不純物濃度の変動がなく、
良好なコンタクト特性を保持することが可能となる。
上層を成す高融点金属シリコン化合物層が除去されてい
るため、多結晶シリコン層の不純物濃度の変動がなく、
良好なコンタクト特性を保持することが可能となる。
第２の解決手段においては、コンタクト領域上の高融点
金属シリコン化合物層を選択的に除去する工程を備えた
ことにより、多結晶シリコン層の不純物濃度の変動かな
い、良好なコンタクトを有する半導体装置の製造が可能
となる。
金属シリコン化合物層を選択的に除去する工程を備えた
ことにより、多結晶シリコン層の不純物濃度の変動かな
い、良好なコンタクトを有する半導体装置の製造が可能
となる。
第３の解決手段においては、多結晶シリコン層上のエツ
チングストッパ層が、高融点金属シリコン化合物のエツ
チングが下層の多結晶シリコン層に及ぶのを阻止し、多
結晶シリコン層が薄くなるのを防止する。このため、コ
ンタクトの抵抗が低く良好なコンタクトの形成が出来、
また、シリコン基板の露出面を深く削ることがない。
チングストッパ層が、高融点金属シリコン化合物のエツ
チングが下層の多結晶シリコン層に及ぶのを阻止し、多
結晶シリコン層が薄くなるのを防止する。このため、コ
ンタクトの抵抗が低く良好なコンタクトの形成が出来、
また、シリコン基板の露出面を深く削ることがない。
第４の解決手段においては、配線層をコンタクト領域の
少なくとも一部が露出するようにパターニングした後、
この露出部に、高融点金属シリコン化合物とエツチング
特性の異なる層を形成するため、高融点金属シリコン化
合物層を除去する際に、半導体基体に深い凹部を形成す
ることが防止される。このため、半導体基体が薄い厚さ
のものであっても、構造強度を低下させることがない。
少なくとも一部が露出するようにパターニングした後、
この露出部に、高融点金属シリコン化合物とエツチング
特性の異なる層を形成するため、高融点金属シリコン化
合物層を除去する際に、半導体基体に深い凹部を形成す
ることが防止される。このため、半導体基体が薄い厚さ
のものであっても、構造強度を低下させることがない。
［実施例］
以下、本発明に係る半導体装置及びその製造方法の詳細
を図面に示す各実施例に基づいて説明する。
を図面に示す各実施例に基づいて説明する。
なお、各実施例は、本発明を０ＭＯ８のベリラド・コン
タクトに適用した例を示している。
タクトに適用した例を示している。
（第１実施例）
第１図Ａ〜第１図Ｆは、本発明の第１実施例を示してい
る。
る。
先ず、半導体基体であるシリコン基板！０の表面にフィ
ールド酸化膜！０λ、及び素子形成領域にはゲート絶縁
膜１０ｂを熱酸化により形成する。
ールド酸化膜！０λ、及び素子形成領域にはゲート絶縁
膜１０ｂを熱酸化により形成する。
次に、ゲート絶縁膜１０ｂに、第１図Ａに示すように、
レジスト膜１１をパターニングし、このレジスト膜ＩＩ
をマスクとしてエツチングし、ゲート絶縁膜１０ｂ及び
フィールド酸化膜１０ａの一部表面を除去してコンタク
ト領域λを形成する（第１図Ｂ）。
レジスト膜１１をパターニングし、このレジスト膜ＩＩ
をマスクとしてエツチングし、ゲート絶縁膜１０ｂ及び
フィールド酸化膜１０ａの一部表面を除去してコンタク
ト領域λを形成する（第１図Ｂ）。
次に、このようにして露出したシリコン基板ＩＯ及びゲ
ート絶縁膜１０ｂ及びフィールド酸化膜１０ａの上に、
多結晶シリコン膜１２をＣＶＤ法により堆積させた後、
その上に高融点金属シリコン化合物としてのタングステ
ンシリサイド層！３をＣＶＤ法に積層して、これら多結
晶シリコン膜１２及び高融点金属シリコン化合物１３か
らなる配線層を形成する。
ート絶縁膜１０ｂ及びフィールド酸化膜１０ａの上に、
多結晶シリコン膜１２をＣＶＤ法により堆積させた後、
その上に高融点金属シリコン化合物としてのタングステ
ンシリサイド層！３をＣＶＤ法に積層して、これら多結
晶シリコン膜１２及び高融点金属シリコン化合物１３か
らなる配線層を形成する。
次に、第、１図Ｃに示すように、レジスト膜１４を塗布
した後、パターニングを行ない、このレジスト膜１４を
マスクとして不要となる配線層をエツチングする。
した後、パターニングを行ない、このレジスト膜１４を
マスクとして不要となる配線層をエツチングする。
その後、第１図りに示すように、タングステンシリサイ
ド層１３上に、レジスト膜！５を塗布した後パターニン
グを行ない、このレジスト膜１５をマスクとしてタング
ステンシリサイド層Ｉ３をエツチングして除去する。
ド層１３上に、レジスト膜！５を塗布した後パターニン
グを行ない、このレジスト膜１５をマスクとしてタング
ステンシリサイド層Ｉ３をエツチングして除去する。
そして、第菖図Ｅに示すように、残ったタングステンシ
リサイド層１３をマスクとして、ホウ素（Ｂ）を、多結
晶シリコン層１２及びシリコン基板ＩＯの表面付近にイ
オン注入する。
リサイド層１３をマスクとして、ホウ素（Ｂ）を、多結
晶シリコン層１２及びシリコン基板ＩＯの表面付近にイ
オン注入する。
最後に、熱処理を施して、第１図Ｆに示すように、ホウ
素をシリコン基板１０中へ拡散させ、ｐ型の不純物拡散
領域ｔｉｃを形成する。
素をシリコン基板１０中へ拡散させ、ｐ型の不純物拡散
領域ｔｉｃを形成する。
本実施例は、コンタクト領域ａ上方に位置するタングス
テンシリサイド層１３を除去しているため、多結晶シリ
コン層１２中のホウ素がタングステンシリサイド層＋３
に吸収されることがない。
テンシリサイド層１３を除去しているため、多結晶シリ
コン層１２中のホウ素がタングステンシリサイド層＋３
に吸収されることがない。
このため、コンタクト抵抗が高くなるのを防止すること
が可能となる。
が可能となる。
（第２実施例）
第２図Ａ〜第２図Ｇは、本発明の第２の実施例を示して
いる。
いる。
先ず、本実施例においても、上記第１実施例と同様に、
ゲート絶縁膜１０ｂを部分的に除去してシリコン基板１
０を露出させコンタクト領域λを形成する（第２図Ａ）
。
ゲート絶縁膜１０ｂを部分的に除去してシリコン基板１
０を露出させコンタクト領域λを形成する（第２図Ａ）
。
次いで、第２図Ｂに示すように、フィールド酸化膜ＩＯ
ａ及びコンタクト領域＆及びゲート酸化膜ｔｏｂの上に
、多結晶シリコン膜１２をＣＶＤ法により堆積させる。
ａ及びコンタクト領域＆及びゲート酸化膜ｔｏｂの上に
、多結晶シリコン膜１２をＣＶＤ法により堆積させる。
さらに、多結晶シリコン層１２の上に、シリコンナイト
ライド（ＳｉｓＮ＋）膜１７をＣＶＤ法により堆積させ
る。
ライド（ＳｉｓＮ＋）膜１７をＣＶＤ法により堆積させ
る。
次に、第２図Ｃに示すように、シリコンナイトライド膜
１７上にレジスト［１６を塗布、パターニングした後、
このレジスト膜１６をマスクとしてエツチングしてコン
タクト領域ユ上方のシリコンナイトライド！１１７を除
去し、さらに、レジスト膜Ｉ６をマスクとして、ホウ素
（Ｒ）を、多結晶シリコン層１３及びその下のシリコン
基板１０表面付近に、イオン注入する。
１７上にレジスト［１６を塗布、パターニングした後、
このレジスト膜１６をマスクとしてエツチングしてコン
タクト領域ユ上方のシリコンナイトライド！１１７を除
去し、さらに、レジスト膜Ｉ６をマスクとして、ホウ素
（Ｒ）を、多結晶シリコン層１３及びその下のシリコン
基板１０表面付近に、イオン注入する。
そして、第２図りに示すように、上記レジスト膜１６を
除去した後、露出した多結晶シリコン層１２表面を熱酸
化してエツチングストッパとしての５ｉＯｚ膜１８を形
成する。次に、Ｓ ｉ Ｏを膜Ｉ８を残してシリコンナ
イトライド膜１７をエツチングして除去した後、第２図
Ｅに示すように、タングステンシリサイド１３を積層、
堆積させる。
除去した後、露出した多結晶シリコン層１２表面を熱酸
化してエツチングストッパとしての５ｉＯｚ膜１８を形
成する。次に、Ｓ ｉ Ｏを膜Ｉ８を残してシリコンナ
イトライド膜１７をエツチングして除去した後、第２図
Ｅに示すように、タングステンシリサイド１３を積層、
堆積させる。
次に、タングステンシリサイド層１３上にレジスト膜１
９を塗布した後、第２図Ｅに示すように、Ｓｉｎ、膜１
８上方以外の配線パターニング領域に、レジスト膜Ｉ９
をパターニングする。そして、このレジスト膜１９をマ
スクとしてエツチングを行ない、不要部分のタングステ
ンシリサイド層１３及び多結晶シリコン層１２をエツチ
ングする、この際に、エツチングストッパ層であるＳ
＋ Ｏを膜１８及びゲート絶縁膜１０ｂが露出するが、
これらの膜１Ｂ、１０ｂは、エツチング耐性を有するた
め、下地層がエツチングされるのを防止する。
９を塗布した後、第２図Ｅに示すように、Ｓｉｎ、膜１
８上方以外の配線パターニング領域に、レジスト膜Ｉ９
をパターニングする。そして、このレジスト膜１９をマ
スクとしてエツチングを行ない、不要部分のタングステ
ンシリサイド層１３及び多結晶シリコン層１２をエツチ
ングする、この際に、エツチングストッパ層であるＳ
＋ Ｏを膜１８及びゲート絶縁膜１０ｂが露出するが、
これらの膜１Ｂ、１０ｂは、エツチング耐性を有するた
め、下地層がエツチングされるのを防止する。
なお、同図Ｆに示すように、露出したシリコン基板１０
には、エツチングにより、浅い凹部１０ｄが形成される
が、エツチングの終点検出を適確に行なえば、凹部１０
ｄの深さを短くすることが可能である。
には、エツチングにより、浅い凹部１０ｄが形成される
が、エツチングの終点検出を適確に行なえば、凹部１０
ｄの深さを短くすることが可能である。
そして、第２図Ｇに示すように、熱処理を行ないホウ素
（Ｂ）をシリコン基板１０中に拡散させてｐ型の不純物
拡散領域１０ｃを形成する。
（Ｂ）をシリコン基板１０中に拡散させてｐ型の不純物
拡散領域１０ｃを形成する。
なお、本実施例においては、多結晶シリコン層１２の露
出時にホウ素のイオン注入を行なったが、ソース領域及
びドレイン領域を形成する際のイオン注入で兼ねること
も勿論である。
出時にホウ素のイオン注入を行なったが、ソース領域及
びドレイン領域を形成する際のイオン注入で兼ねること
も勿論である。
本実施例にあっては、エツチングストッパ層としてＳｉ
ｎ、膜１８により、下地多結晶シリコン層１２のエツチ
ングが防止されるため、コンタクト抵抗の低下を防止す
ることが可能である。勿論、コンタクト領域ａ上の多結
晶シリコン層１２中のホウ素がタングステンシリサイド
層１３に吸い上げられることなく、良好なコンタクトを
得ることが出来る。。
ｎ、膜１８により、下地多結晶シリコン層１２のエツチ
ングが防止されるため、コンタクト抵抗の低下を防止す
ることが可能である。勿論、コンタクト領域ａ上の多結
晶シリコン層１２中のホウ素がタングステンシリサイド
層１３に吸い上げられることなく、良好なコンタクトを
得ることが出来る。。
（第３実施例）
第３図Ａ〜第３図Ｈは、本発明の第３実施例を示してし
る。
る。
先ず、本実施例においても、ゲート絶縁膜１０ｂを部分
的に除去してシリコン基板ｌＯを露出させてコンタクト
領域ａを形成する（第３図Ａ）。
的に除去してシリコン基板ｌＯを露出させてコンタクト
領域ａを形成する（第３図Ａ）。
次いで、多結晶シリコン層１２．タングステンシリサイ
ド層１３．シリコンナイトライド層１７を順次、ＣＶＤ
法により積層させ、シリコンナイトライド層Ｉ７の上に
レジスト膜２０を塗布し、第３図Ｂに示す如くパターニ
ングする。そして、このレジスト膜２０をマスクとして
エツチングし、シリコンナイトライド層１７．タングス
テンシリサイド［１３，多結晶シリコン層１２を除去す
る（第３図Ｃ）。かかるエツチングにより、コンタクト
領域ａ及び配線パターン領域を残して配線層は除去され
、ゲート絶縁膜１０ｂが露出する。また、シリコン基板
ＩＯの露出は、上記エツチングにより、同図Ｃに示すよ
うな浅い四部１０ｄが形成される。
ド層１３．シリコンナイトライド層１７を順次、ＣＶＤ
法により積層させ、シリコンナイトライド層Ｉ７の上に
レジスト膜２０を塗布し、第３図Ｂに示す如くパターニ
ングする。そして、このレジスト膜２０をマスクとして
エツチングし、シリコンナイトライド層１７．タングス
テンシリサイド［１３，多結晶シリコン層１２を除去す
る（第３図Ｃ）。かかるエツチングにより、コンタクト
領域ａ及び配線パターン領域を残して配線層は除去され
、ゲート絶縁膜１０ｂが露出する。また、シリコン基板
ＩＯの露出は、上記エツチングにより、同図Ｃに示すよ
うな浅い四部１０ｄが形成される。
次に、熱酸化処理を施し、シリコン基板１０の露出した
凹部１０ｄの表面及び該凹部１０ｄに臨む多結晶シリコ
ン層１２及びタングステンシリサイド層１３の端面にシ
リコン酸化膜２１を形成する。なお、このシリコン酸化
膜２１は、後記するタングステンシリサイド層１３のエ
ツチングに際して、エツチング特性を有し、下地シリコ
ン基板１０のエツチングを防止する。
凹部１０ｄの表面及び該凹部１０ｄに臨む多結晶シリコ
ン層１２及びタングステンシリサイド層１３の端面にシ
リコン酸化膜２１を形成する。なお、このシリコン酸化
膜２１は、後記するタングステンシリサイド層１３のエ
ツチングに際して、エツチング特性を有し、下地シリコ
ン基板１０のエツチングを防止する。
そして、第３図Ｅに示すように、レジスト膜２２を塗布
、パターニングしてタングステンシリサイドそしてｉ３
をエツチングしく第３図Ｆ）、次に、シリコン酸化膜２
１及びその近傍のゲート酸化膜１０ｂをエツチング除去
し、そして、ホウ素のイオン注入を行なう。更に、熱処
理を施して、第３図Ｇに示すような、ｐ型の不純物拡散
領域菖Ｏｃを形成する。
、パターニングしてタングステンシリサイドそしてｉ３
をエツチングしく第３図Ｆ）、次に、シリコン酸化膜２
１及びその近傍のゲート酸化膜１０ｂをエツチング除去
し、そして、ホウ素のイオン注入を行なう。更に、熱処
理を施して、第３図Ｇに示すような、ｐ型の不純物拡散
領域菖Ｏｃを形成する。
本実施例によれば、シリコン基板１０の露出部にシリコ
ン酸化膜を形成したため、シリコン基板１０に深い溝が
形成されるのを防止する。
ン酸化膜を形成したため、シリコン基板１０に深い溝が
形成されるのを防止する。
以上、各実施例について説明したが、本発明は、この他
各種の設計変更が可能であり、また、上記各実施例を相
互に組み合せても勿論よい。
各種の設計変更が可能であり、また、上記各実施例を相
互に組み合せても勿論よい。
また、上記各゛実施例は、本発明をＣＭＯＳデバイスに
適用して説明したが、他のデバイスにも勿論適用可能で
ある。
適用して説明したが、他のデバイスにも勿論適用可能で
ある。
さらに、本発明は、タングステンシリサイドの他の高融
点シリコン化合物を適用してもよい。
点シリコン化合物を適用してもよい。
［発明の効果］
以上の説明から明らかなように、本発明に係る半導体装
置及びその製造方法によれば、ｐ型不純物領域と配線と
のコンタクトを低抵抗に形成出来る効果がある。
置及びその製造方法によれば、ｐ型不純物領域と配線と
のコンタクトを低抵抗に形成出来る効果がある。
また、本発明は、シリコン基板のコンタクト領域近傍の
露出部がエツチングにより深く掘れる不都合を防止出来
る効果がある。
露出部がエツチングにより深く掘れる不都合を防止出来
る効果がある。
第１図Ａ〜第１図Ｆは本発明に係る半導体装置の製造方
法の第１実施例の工程を示す断面図、第２図Ａ〜第２図
Ｇは第２実施例の工程を示す断面図、第３図Ａ〜第３図
Ｈは第３実施例の工程を示す断面図、第４図は従来例を
示す断面図、第５図Ａ及びＢは改良例を示す断面図であ
る。 外１名 （第１ 尖 漕砂１） 第１図Ｅ （港７ 賞 流別） 第１図Ｆ １６ （＃２＊ 力中邑 ４９リ ） 第２図Ｂ （ｌ＆ ２ 質 方ヒ イダ１１）第２図Ｃ （第 ２ ＊ プトシ ４タリ ）第２図り 第２図Ｅ （茎 ２’！ｉ檀霊 イ列 ） 第２図Ｇ （名３ 賞胞葎Ｉ） 第３図Ｅ （１５３歩し λ々シ イタリ ） 第３図Ｆ 第３図Ａ （第 ３ リε 装置 イ列） 第３図Ｂ 第３図Ｃ 第３図Ｈ
法の第１実施例の工程を示す断面図、第２図Ａ〜第２図
Ｇは第２実施例の工程を示す断面図、第３図Ａ〜第３図
Ｈは第３実施例の工程を示す断面図、第４図は従来例を
示す断面図、第５図Ａ及びＢは改良例を示す断面図であ
る。 外１名 （第１ 尖 漕砂１） 第１図Ｅ （港７ 賞 流別） 第１図Ｆ １６ （＃２＊ 力中邑 ４９リ ） 第２図Ｂ （ｌ＆ ２ 質 方ヒ イダ１１）第２図Ｃ （第 ２ ＊ プトシ ４タリ ）第２図り 第２図Ｅ （茎 ２’！ｉ檀霊 イ列 ） 第２図Ｇ （名３ 賞胞葎Ｉ） 第３図Ｅ （１５３歩し λ々シ イタリ ） 第３図Ｆ 第３図Ａ （第 ３ リε 装置 イ列） 第３図Ｂ 第３図Ｃ 第３図Ｈ
Claims (4)
- （１）多結晶シリコン層上に高融点金属シリコン化合物
層を積層させて成る配線が、半導体基体上に形成された
半導体装置において、 前記配線と、上記半導体基体に形成されたｐ型不純物領
域とが直接接続されるコンタクト領域を有し、 該コンタクト領域上で前記配線を形成する高融点金属シ
リコン化合物層が除去されていることを特徴とする半導
体装置。 - （２）半導体基体に形成されたｐ型不純物領域と配線と
を接続する半導体装置の製造方法において、前記半導体
基体上に形成された絶縁膜を選択的に除去してコンタク
ト領域を形成する工程と、該コンタクト領域を覆って半
導体基体上に、多結晶シリコン層上に高融点金属シリコ
ン化合物層を積層させて成る配線層を形成する工程と、
前記配線層をパターニングする工程と、 前記コンタクト領域上の前記高融点金属シリコン化合物
層を選択的に除去する工程と、を具備することを特徴と
する半導体装置の製造方法。 - （３）半導体基体に形成されたｐ型不純物領域と配線と
を接続する半導体装置の製造方法において、前記半導体
基体上に形成された絶縁膜を選択的に除去してコンタク
ト領域を形成する工程と、該コンタクト領域を覆って多
結晶シリコン層を形成する工程と、 前記コンタクト領域上に対応する該多結晶シリコン層上
に、高融点金属シリサイドとエッチング特性の異なるエ
ッチングストッパ層を形成する工程と、 前記多結晶シリコン層上に高融点金属シリコン化合物層
を形成する工程と、 該高融点金属シリコン化合物層と前記多結晶シリコン層
を、前記コンタクト領域上で前記エッチングストッパ層
が露出するようにパターニングする工程と、を具備する
ことを特徴とする半導体装置の製造方法。 - （４）半導体基体上に形成されたｐ型不純物領域と配線
とを接続する半導体装置の製造方法において、 前記半導体基体上に形成された絶縁膜を選択的に除去し
てコンタクト領域を形成する工程と、前記コンタクト領
域を覆って半導体基体上に、多結晶シリコン層上に高融
点金属シリコン化合物層を積層させて成る配線層を形成
する工程と、該配線層を前記コンタクト領域の少なくと
も一部が露出するようにパターニングする工程と、前記
露出部に前記高融点金属シリコン化合物とエッチング特
性の異なる層を形成する工程と、前記コンタクト領域上
の高融点金属シリコン化合物層を選択的に除去する工程
と、を具備することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14331389A JPH038339A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14331389A JPH038339A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038339A true JPH038339A (ja) | 1991-01-16 |
Family
ID=15335869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14331389A Pending JPH038339A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6271075B1 (en) | 1999-03-30 | 2001-08-07 | Nec Corporation | Method of manufacturing semiconductor device which can reduce manufacturing cost without dropping performance of logic mixed DRAM |
-
1989
- 1989-06-06 JP JP14331389A patent/JPH038339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6271075B1 (en) | 1999-03-30 | 2001-08-07 | Nec Corporation | Method of manufacturing semiconductor device which can reduce manufacturing cost without dropping performance of logic mixed DRAM |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH11340327A (ja) | 半導体装置の製造方法 | |
| JPH04275436A (ja) | Ｓｏｉｍｏｓトランジスタ | |
| JPH038339A (ja) | 半導体装置及びその製造方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JP2002198437A (ja) | 半導体装置およびその製造方法 | |
| KR960011816B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| JPH0358485A (ja) | 縦型ｍｏｓｆｅｔ装置の製造方法 | |
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JPS6161539B2 (ja) | ||
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| JPH03161941A (ja) | 電荷転送装置の製造方法 | |
| JPS5823745B2 (ja) | Ｍｏｓ ガタシユウセキカイロソウチノ セイゾウホウホウ | |
| JPH08316475A (ja) | 半導体装置およびその製造方法 | |
| JPH08330252A (ja) | 半導体装置の製造方法 | |
| JPH01120026A (ja) | 半導体装置の製造方法 | |
| JPH0230124A (ja) | 半導体装置の製造方法 | |
| JP2820263B2 (ja) | 半導体素子の製造方法 | |
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPS62206873A (ja) | 半導体装置の製造方法 | |
| JPH01137673A (ja) | 半導体装置の製造方法 | |
| JPH01162358A (ja) | 積層構造ｍｉｓ型半導体装置形成方法 | |
| JPH0287621A (ja) | 半導体装置の製造方法 | |
| JPH0247870A (ja) | 半導体装置の製造方法 | |
| JPH0247871A (ja) | 半導体装置の製造方法 |