JPH03200330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03200330A JPH03200330A JP34120889A JP34120889A JPH03200330A JP H03200330 A JPH03200330 A JP H03200330A JP 34120889 A JP34120889 A JP 34120889A JP 34120889 A JP34120889 A JP 34120889A JP H03200330 A JPH03200330 A JP H03200330A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は半導体装置の製造方法に関するもので、更に詳
しく言えば、信頼性の高い金属多層配線構造を有する半
導体装置の製造方法に関する。
しく言えば、信頼性の高い金属多層配線構造を有する半
導体装置の製造方法に関する。
（ロ）従来の技術
近年、半導体装置の高密度化、高集積化に伴なって多層
配線が多用されている。この多層配線構造ではスルーホ
ール部において第１層目の配線層と第２層目の配線層と
の接続を確実にとることが高信頼性及び、高歩留り確保
の上で重要である。
配線が多用されている。この多層配線構造ではスルーホ
ール部において第１層目の配線層と第２層目の配線層と
の接続を確実にとることが高信頼性及び、高歩留り確保
の上で重要である。
ところで、一般の多層配線では半導体基板に対する配線
膜の再現性を考慮して主としてアルミニウム又はアルミ
ニウム合金（ＡＩ！−８ｉ、Ａｌ−Ｃｕ−３ｉ合金など
）が利用されている。
膜の再現性を考慮して主としてアルミニウム又はアルミ
ニウム合金（ＡＩ！−８ｉ、Ａｌ−Ｃｕ−３ｉ合金など
）が利用されている。
また一般に、多層配線間の層間絶縁膜をエツチングして
微細なスルーホールを形成するにはドライエツチング法
が用いられるが、層間絶縁膜の残りを防止する為にオー
バーエツチング処理が行なわれる。
微細なスルーホールを形成するにはドライエツチング法
が用いられるが、層間絶縁膜の残りを防止する為にオー
バーエツチング処理が行なわれる。
この場合、第２図Ａの如くオーバーエツチング処理中に
第１の配線層（１）のアルミニウムが露出され、この露
出された表面からアルミニウムのスパッタリング現象が
生じ、スルーホールＨの側壁部にデボ物（２）が生成さ
れていた。
第１の配線層（１）のアルミニウムが露出され、この露
出された表面からアルミニウムのスパッタリング現象が
生じ、スルーホールＨの側壁部にデボ物（２）が生成さ
れていた。
マイクロオージェ分析によれば、このデボ物（２）の組
成はＡｆｆｉ、Ｃ，Ｈ，０が含有され、前記のオーバー
エツチング処理中にアルミニウムと前記スルーホールを
バターニングするのに用いられたフォトレジスト（３）
が結合して生成したものと推定される。
成はＡｆｆｉ、Ｃ，Ｈ，０が含有され、前記のオーバー
エツチング処理中にアルミニウムと前記スルーホールを
バターニングするのに用いられたフォトレジスト（３）
が結合して生成したものと推定される。
このデボ物（２）は第２図Ｂの如く前記フォトレジスト
（３）を０．アッシング工程、レジスト溶解処理によっ
て除去した後、前記スルーホールＨ周辺に突起状に残存
する。
（３）を０．アッシング工程、レジスト溶解処理によっ
て除去した後、前記スルーホールＨ周辺に突起状に残存
する。
この為、第２図Ｃの如くその後第２の配線層（４〉をア
ルミニウムのスパッタリング又は蒸着によって形成する
場合、前記突起部の存在により実質的なアスペクト比が
増大し、スルーホール底部のアルミニウム膜厚が薄くな
るので、前記第１の配線層（１〉と前記第２の配線層（
４）との接続が確実になされないという欠点があった。
ルミニウムのスパッタリング又は蒸着によって形成する
場合、前記突起部の存在により実質的なアスペクト比が
増大し、スルーホール底部のアルミニウム膜厚が薄くな
るので、前記第１の配線層（１〉と前記第２の配線層（
４）との接続が確実になされないという欠点があった。
この点に関して、前記フォトレジスト（３〉除去後ニ、
アルカリ溶液処理または軽くプラズマエツチング処理を
施して前記デボ物（２）を除去する技術がある。
アルカリ溶液処理または軽くプラズマエツチング処理を
施して前記デボ物（２）を除去する技術がある。
また、特開昭６１−１４５８４５号公報には第１層目の
アルミニウム上にＭ。等の難腐食性金属を形成した後に
スルーホールを開口する技術が示されている。
アルミニウム上にＭ。等の難腐食性金属を形成した後に
スルーホールを開口する技術が示されている。
（ハ）発明が解決しようとする課題
しかしながら前述のアルカリ溶液処理または軽いプラズ
マエツチング処理では完全にデボ物（２〉を除去するこ
とは困難であり、しかもこれらの処理は前記スルーホー
ルＨ底部のアルミニウム表面にダメージを与えるという
問題点がある。
マエツチング処理では完全にデボ物（２〉を除去するこ
とは困難であり、しかもこれらの処理は前記スルーホー
ルＨ底部のアルミニウム表面にダメージを与えるという
問題点がある。
また、後者の技術におけるＭ。等の難腐食性金属は一般
に重金属元素であり、これらがＭＯＳトランジスタのし
きい値電圧を変動させる要因であることは周知である。
に重金属元素であり、これらがＭＯＳトランジスタのし
きい値電圧を変動させる要因であることは周知である。
また、従来技術に対してこれらの新しい材料を導入する
ことは、製造工程を複雑にし、または製造コストの上昇
につながるという問題点がある。
ことは、製造工程を複雑にし、または製造コストの上昇
につながるという問題点がある。
（ニ）課題を解決するための手段
本発明は前述の課題に鑑みてなされ、半導体基板上に絶
縁膜を介して金属膜と半導体膜とを順次積層して第１の
配線層を設け、全面に層間絶縁膜を形成し、この層間絶
縁膜上にスルーホールを設け、このスルーホールから前
記半導体膜に不純物をドーピングすることを特徴とする
ものである。
縁膜を介して金属膜と半導体膜とを順次積層して第１の
配線層を設け、全面に層間絶縁膜を形成し、この層間絶
縁膜上にスルーホールを設け、このスルーホールから前
記半導体膜に不純物をドーピングすることを特徴とする
ものである。
（＊）作用
第１の配線層は、金属膜とその上部の半導体膜との二層
膜構造で構成されているので、スルーホール形成時にお
ける前述のドライエツチング処理に際して前記半導体膜
がエツチングストッパーとして作用するので金属膜が露
出されることがない。
膜構造で構成されているので、スルーホール形成時にお
ける前述のドライエツチング処理に際して前記半導体膜
がエツチングストッパーとして作用するので金属膜が露
出されることがない。
従って、金属膜からのスパッタリング現象は発生せず前
述の如きデボ物がスルーホール側壁部に形成されること
がなく第１の配線層と第２の配線層を確実にコンタクト
することができる。
述の如きデボ物がスルーホール側壁部に形成されること
がなく第１の配線層と第２の配線層を確実にコンタクト
することができる。
また、前記スルーホールから前記半導体膜内には不純物
がドーピングされるので、前記コンタクト部の抵抗を下
げることができる。
がドーピングされるので、前記コンタクト部の抵抗を下
げることができる。
さらに、前記半導体膜をたとえばポリシリコン膜で構成
し、前記不純物としてたとえばヒ素を用いれば従来の製
造工程の範囲内で容易に製造することができるという利
点も有している。
し、前記不純物としてたとえばヒ素を用いれば従来の製
造工程の範囲内で容易に製造することができるという利
点も有している。
（へ）実施例
以下に本発明の半導体装置の製造方法に係る一実施例を
第１図Ａ乃至第１図りを参照して説明する。
第１図Ａ乃至第１図りを参照して説明する。
まず、第１図Ａの如く半導体基板（２１）はシリコン単
結晶で構成されており、この半導体基板（２１）上にＳ
旬、よりなる絶縁膜（２２）を形成する。
結晶で構成されており、この半導体基板（２１）上にＳ
旬、よりなる絶縁膜（２２）を形成する。
この絶縁膜（２２）はＳｉｎ、膜とその上層部にＰＳＧ
膜又はＢＰＳＧ膜が設けられた二層構造となっていても
よい。
膜又はＢＰＳＧ膜が設けられた二層構造となっていても
よい。
次に、アルミニウムよりなる金属膜（２３Ａ）とボッシ
リコンよりなる半導体膜（２３Ｂ）をそれぞれ８０００
人、５００人の厚さに順次スパッタリングによって積層
する。
リコンよりなる半導体膜（２３Ｂ）をそれぞれ８０００
人、５００人の厚さに順次スパッタリングによって積層
する。
ここでアルミニウムよりなる金属膜（２３Ａ）にジノコ
ンを微量添加してもよい。
ンを微量添加してもよい。
続いて第１図Ｂの如く第１の配線層（２３）を形成する
ために金属膜（２３Ａ）及び半導体膜（２３Ｂ）に周知
の方法でバターニングを施す。
ために金属膜（２３Ａ）及び半導体膜（２３Ｂ）に周知
の方法でバターニングを施す。
すなわち、半導体膜（２３Ｂ）はＳＦ、プラズマにてエ
ツチングしてもよいしＨＦ系のエッチヤントでエツチン
グしてもよい。
ツチングしてもよいしＨＦ系のエッチヤントでエツチン
グしてもよい。
また、金属膜（２３Ａ）はたとえば５ｉＣ１ａプラズマ
にてエツチングする。
にてエツチングする。
ここで、金属膜（２３Ａ）のエツチング後に生ずるＳｉ
残渣を除去するために軽いプラズマエツチング処理を後
処理として行なう場合には、半導体膜（２３Ｂ＞が実質
的に除去されるのを防ぐ為に、パターニングしたフォト
レジストを除去せずに実施する。
残渣を除去するために軽いプラズマエツチング処理を後
処理として行なう場合には、半導体膜（２３Ｂ＞が実質
的に除去されるのを防ぐ為に、パターニングしたフォト
レジストを除去せずに実施する。
かくして第１の配線層（２３）を形成し、続いてＰＳＧ
よりなる層間絶縁膜（２４）をＣＶＤ法によって７００
０人の厚さに堆積する。
よりなる層間絶縁膜（２４）をＣＶＤ法によって７００
０人の厚さに堆積する。
ここで、前記層間絶縁膜（２４）はＰＳＧとその上層部
のスピンオングラスからなる二層構造又はＰＳＧ、スピ
ンオングラス、ＰＳＧからなる三層構造とすることによ
ってさらに平坦化を施してもよい。
のスピンオングラスからなる二層構造又はＰＳＧ、スピ
ンオングラス、ＰＳＧからなる三層構造とすることによ
ってさらに平坦化を施してもよい。
次に第１図Ｃの如く、層間絶縁膜（２４）をＣＨＦ、プ
ラズマによってエツチングして第１の配線層（２３）上
にスルーホールＨを開口する。
ラズマによってエツチングして第１の配線層（２３）上
にスルーホールＨを開口する。
本発明の特徴は前記の如く第１の配線層（２３）を金属
膜（２３Ａ）とその上部の半導体膜（２３Ｂ＞との二層
構造で構成して、第１の配線層（２３〉上にスルーホー
ルＨを形成することにある。
膜（２３Ａ）とその上部の半導体膜（２３Ｂ＞との二層
構造で構成して、第１の配線層（２３〉上にスルーホー
ルＨを形成することにある。
かくの如き製造方法をとることにより、オーバーエツチ
ング処理に対しても半導体膜（２３Ｂ）のポリシリコン
がエツチング・ストッパーとして作用するので金属膜（
２３Ａ）が露出されることがなく、金属膜（２３Ａ）の
アルミニウムのスパッタリング現象が発生しないからデ
ポ物がスルーホールＨ側壁部に形成されるのを防ぐこと
ができる。
ング処理に対しても半導体膜（２３Ｂ）のポリシリコン
がエツチング・ストッパーとして作用するので金属膜（
２３Ａ）が露出されることがなく、金属膜（２３Ａ）の
アルミニウムのスパッタリング現象が発生しないからデ
ポ物がスルーホールＨ側壁部に形成されるのを防ぐこと
ができる。
次にこのスルーホールＨより、ヒ素を加速エネルギー６
０Ｋｅｖ、 ドーズ量Ｉ Ｘ １０ ” １ｏｎｓ／
ａｍ ”の条件にてイオン注入する。ここで、スルー
ホールＨをバターニングするのに用いたフォトレジスト
（２５）は除去せずにイオン注入する。
０Ｋｅｖ、 ドーズ量Ｉ Ｘ １０ ” １ｏｎｓ／
ａｍ ”の条件にてイオン注入する。ここで、スルー
ホールＨをバターニングするのに用いたフォトレジスト
（２５）は除去せずにイオン注入する。
次に、前記フォトレジストク２５）を除去後にヒ素イオ
ンを活性化するためにＮ、雰囲気中で９００’Ｃ３Ｑ分
程度のアニールを施してもよい。
ンを活性化するためにＮ、雰囲気中で９００’Ｃ３Ｑ分
程度のアニールを施してもよい。
続いて、第１図りの如くスルーホール底部に露出した半
導体膜（２３Ｂ）の表面には、自然酸化膜又は前記アニ
ール時に形成されたＳｉｎ、膜が付着しているおで、Ｈ
Ｆ系のエッチヤントで軽くエツチングしてこれを取り除
いた後に、全面にアルミニウムを８０００人の厚さにス
パッタリングし、周知の方法でパターニングを行ない、
第２の配線層く２６）を形成する。
導体膜（２３Ｂ）の表面には、自然酸化膜又は前記アニ
ール時に形成されたＳｉｎ、膜が付着しているおで、Ｈ
Ｆ系のエッチヤントで軽くエツチングしてこれを取り除
いた後に、全面にアルミニウムを８０００人の厚さにス
パッタリングし、周知の方法でパターニングを行ない、
第２の配線層く２６）を形成する。
ここで、スルーホールＨ底部の半導体膜（２３Ｂ）には
ヒ素が高濃度にドーピングされているので金属膜（２３
Ａ ）のアルミニウムと第２の配線層（２６）のアルミ
ニウムは半導体膜（２３Ｂ＞を介してオーミックコンタ
クトされる。
ヒ素が高濃度にドーピングされているので金属膜（２３
Ａ ）のアルミニウムと第２の配線層（２６）のアルミ
ニウムは半導体膜（２３Ｂ＞を介してオーミックコンタ
クトされる。
しかも、前述の如くスルーホールＨの側壁部に突起状の
デポ物が存在しないのでスルーホールＨ底部の第２の配
線層（２６）のアルミニウムが薄くなることがない。
デポ物が存在しないのでスルーホールＨ底部の第２の配
線層（２６）のアルミニウムが薄くなることがない。
従って、前述の如き製造方法によれば二層配線構造にお
いて第１の配線層（２３）と第２の配線層（２６）の接
続が確実になされ、高信頼性及び高歩留りを確保できる
。
いて第１の配線層（２３）と第２の配線層（２６）の接
続が確実になされ、高信頼性及び高歩留りを確保できる
。
（ト）発明の効果
前述の説明からも明らかなように、本発明の製造方法に
よれば多層配線構造におけるスルーホール形成時に突起
状のデポ物の生成を防止することができるので配線層間
の接続を確実に行ない、高信頼性及び高歩留りを確保で
きる。
よれば多層配線構造におけるスルーホール形成時に突起
状のデポ物の生成を防止することができるので配線層間
の接続を確実に行ない、高信頼性及び高歩留りを確保で
きる。
また、Ｍｏ等の重金属を使用せずに上記の効果を達成で
きるのでデバイス特性を変動させることなく、しかも容
易に多層配線構造を製作する方法として好適である。
きるのでデバイス特性を変動させることなく、しかも容
易に多層配線構造を製作する方法として好適である。
第１図Ａ乃至第１図りは、本発明の半導体装置の製造方
法を説明する断面図である。 第２図Ａ乃至第２図Ｃは、従来の半導体装置の製造方法
を説明する断面図である。
法を説明する断面図である。 第２図Ａ乃至第２図Ｃは、従来の半導体装置の製造方法
を説明する断面図である。
Claims (4)
- （１）半導体基板上に絶縁膜を形成する工程と、前記絶
縁膜上に金属膜と半導体膜とを順次積層してなる第１の
配線層を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜上にスルーホールを設け前記第１の配線
層を選択的に露出する工程と、 前記スルーホールより前記半導体膜内に不純物をドーピ
ングする工程と、 前記スルーホールを介して前記第１の配線層と接続する
第２の配線層を形成する工程を含むことを特徴とする半
導体装置の製造方法。 - （２）前記金属膜はアルミニウム又はアルミニウム合金
で構成されていることを特徴とする請求項第１項記載の
半導体装置の製造方法。 - （３）前記半導体膜はポリシリコンで構成されているこ
とを特徴とする請求項第１項又は請求項第２項記載の半
導体装置の製造方法。 - （４）前記不純物はリン、ヒ素又はボロンであることを
特徴とする請求項第１項、第２項又は第３項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341208A JP2858837B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341208A JP2858837B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03200330A true JPH03200330A (ja) | 1991-09-02 |
| JP2858837B2 JP2858837B2 (ja) | 1999-02-17 |
Family
ID=18344216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341208A Expired - Lifetime JP2858837B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858837B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100233997B1 (ko) * | 1996-11-27 | 1999-12-15 | 전주범 | 광로 조절 장치 및 그 제조 방법 |
| KR100233994B1 (ko) * | 1996-12-12 | 1999-12-15 | 전주범 | 광효율을 향상시킬 수 있는 박막형 광로 조절장치 및 이의 제조 방법 |
| KR100243861B1 (ko) * | 1996-09-25 | 2000-02-01 | 전주범 | 박막형 광로 조절 장치의 제조 방법 |
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-
1989
- 1989-12-27 JP JP1341208A patent/JP2858837B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2858837B2 (ja) | 1999-02-17 |
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