JPS63284861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63284861A JPS63284861A JP11970987A JP11970987A JPS63284861A JP S63284861 A JPS63284861 A JP S63284861A JP 11970987 A JP11970987 A JP 11970987A JP 11970987 A JP11970987 A JP 11970987A JP S63284861 A JPS63284861 A JP S63284861A
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Landscapes
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体装置の量産化に伴い、ますます経済的で信頼性が
良い半導体装置の製造方法が求められてきた。
良い半導体装置の製造方法が求められてきた。
第２図は従来の半導体装置の製造方法の一例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、シリコン基板上１の表面に
ＭｏＳトランジスタの領域を区画するフィールド酸化膜
２ｔとそれに囲まれたゲート酸化膜２、よりなるシリコ
ン酸化膜２が設けられたシリコンウェーハ７の表面に、
モリブデン層３を付着する。
ＭｏＳトランジスタの領域を区画するフィールド酸化膜
２ｔとそれに囲まれたゲート酸化膜２、よりなるシリコ
ン酸化膜２が設けられたシリコンウェーハ７の表面に、
モリブデン層３を付着する。
次に、モリブデン層３の表面のゲート電極に対応する領
域にホトリソグラフィ技術により選択的にホトレジスト
層５を形成する。
域にホトリソグラフィ技術により選択的にホトレジスト
層５を形成する。
次に、ホトレジスト層５をマスクとして異方性ドライエ
ツチングをしてゲート電極に対応するモリブデン層３を
形成する。
ツチングをしてゲート電極に対応するモリブデン層３を
形成する。
次に、第２図（ｂ）に示すようにホトレジスト層５を酸
素雰囲気のプラズマ中で灰化処理して除去していた。
素雰囲気のプラズマ中で灰化処理して除去していた。
なお、図示しないが、ゲート電極に接続しているフィー
ルド酸化膜２ｆ上のモリブデン層の配線も、ゲート酸化
膜２．上のモリブデン層３のゲート電極と同時に形成し
ている。
ルド酸化膜２ｆ上のモリブデン層の配線も、ゲート酸化
膜２．上のモリブデン層３のゲート電極と同時に形成し
ている。
上述した従来の半導体装置の製造方法は、高融点の金属
層を異方性ドライエツチングによりゲート電極及び配線
のパターンに形成した後、酸素雰囲気のプラズマ中でホ
トレジスト層を灰化処理して除去していたため、この灰
化処理工程中に酸素プラズマによって活性化されたアル
カリ金属イオンが露出している高融点の金属層の側壁や
シリコン酸化膜中に侵入してしまうので、この方法で製
造されたＭＯＳトランジスタの歩留や信頼性に問題が生
じる場合があった。
層を異方性ドライエツチングによりゲート電極及び配線
のパターンに形成した後、酸素雰囲気のプラズマ中でホ
トレジスト層を灰化処理して除去していたため、この灰
化処理工程中に酸素プラズマによって活性化されたアル
カリ金属イオンが露出している高融点の金属層の側壁や
シリコン酸化膜中に侵入してしまうので、この方法で製
造されたＭＯＳトランジスタの歩留や信頼性に問題が生
じる場合があった。
また、長時間の灰化処理を行った場合などは、高融点の
金属層の上部表面及び側面も酸化され、例えば酸化モリ
ブデン膜７が出来てしまうので、高融点の金属層の配線
は配線抵抗が増加し、またＭＯＳ）ランジスタのゲート
はゲート長が減少するという問題があった。
金属層の上部表面及び側面も酸化され、例えば酸化モリ
ブデン膜７が出来てしまうので、高融点の金属層の配線
は配線抵抗が増加し、またＭＯＳ）ランジスタのゲート
はゲート長が減少するという問題があった。
本発明の目的は、信頼性と経済性の良い半導体装置の製
造方法を提供することにある。
造方法を提供することにある。
、本発明の半導体装置の製造方法は、
（Ａ） フィールド絶縁膜で区画された素子形成領域
を有する半導体基板の一主面にゲート絶縁膜を設けた半
導体ウェーハの表面に、高融点の導電層を付着する工程
、 （Ｂ） 前記導電層の表面にリンガラス層を堆積する
工程、 （Ｃ） 前記リンガラス層の表面のゲート電極及び配
線に対応する領域に、ホトレジスト層を選択的に形成す
る工程、 （Ｄ） 前記ホトレジスト層をマスクとして用い、前
記導電層が露出しない厚さを残して前記リンガラス層を
異方性エッチッグして該リンガラス層に凸部を設ける工
程、 （Ｅ） 前記ホトレジスト層を除去する工程、（Ｆ）
前記リンガラス層を異方性エッチッグして前記凸部
以外のリンガラス層を除去し、前記導電層を露出する工
程、 （Ｇ） 前記導電層の表面に残された前記凸部をマス
クとして用い、該凸部の下層以外の前記導電層を異方性
エッチッグして除去し、前記ゲート絶縁膜及びフィール
ド絶縁膜の一部を露出する工程、 を含んで構成される。
を有する半導体基板の一主面にゲート絶縁膜を設けた半
導体ウェーハの表面に、高融点の導電層を付着する工程
、 （Ｂ） 前記導電層の表面にリンガラス層を堆積する
工程、 （Ｃ） 前記リンガラス層の表面のゲート電極及び配
線に対応する領域に、ホトレジスト層を選択的に形成す
る工程、 （Ｄ） 前記ホトレジスト層をマスクとして用い、前
記導電層が露出しない厚さを残して前記リンガラス層を
異方性エッチッグして該リンガラス層に凸部を設ける工
程、 （Ｅ） 前記ホトレジスト層を除去する工程、（Ｆ）
前記リンガラス層を異方性エッチッグして前記凸部
以外のリンガラス層を除去し、前記導電層を露出する工
程、 （Ｇ） 前記導電層の表面に残された前記凸部をマス
クとして用い、該凸部の下層以外の前記導電層を異方性
エッチッグして除去し、前記ゲート絶縁膜及びフィール
ド絶縁膜の一部を露出する工程、 を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
した半導体チップの断面図である。
シリコンウェーハ７は第２図の従来のシリコンウェーハ
７と同一である。
７と同一である。
第１図（ａ＞に示すように、シリコン基板１の上にシリ
コン酸化膜２とモリブデン層３とリンガラス層（以下Ｐ
ＳＧ層と云う）４をこの順番に重ねて形成する。
コン酸化膜２とモリブデン層３とリンガラス層（以下Ｐ
ＳＧ層と云う）４をこの順番に重ねて形成する。
次に、ＰＳＧ層４の表面のゲート酸化膜２．上のゲート
電極に対応する領域にホトリソグラフィ技術によりホト
レジスト層５を形成する。
電極に対応する領域にホトリソグラフィ技術によりホト
レジスト層５を形成する。
次に第１図（ｂ）に示すように、ホトレジスト層５をマ
スクとして用いてＰＳＧ膜４を異方性のドライエツチン
グしてＰＳＧ凸部６を形成した後、ホトレジスト層５を
酸素プラズマにより灰化処理して除去する。
スクとして用いてＰＳＧ膜４を異方性のドライエツチン
グしてＰＳＧ凸部６を形成した後、ホトレジスト層５を
酸素プラズマにより灰化処理して除去する。
この工程で発生するアルカリ金属イオンは、モリブデン
層３の表面を覆うＰＳＧ層４により全て吸収されて下の
モリブデン層３以下に影響を与えない。
層３の表面を覆うＰＳＧ層４により全て吸収されて下の
モリブデン層３以下に影響を与えない。
次に、第１図（Ｃ）に示すように、ＰＳＧ凸部６以外の
ＰＳＧ層４をモリブデン層３の表面が露出するまで異方
性エツチングして、ＰＳＧ凸部６をゲート電極及び配線
に対応して形成する。
ＰＳＧ層４をモリブデン層３の表面が露出するまで異方
性エツチングして、ＰＳＧ凸部６をゲート電極及び配線
に対応して形成する。
次に、第１図（ｄ）に示すように、ＰＳＧ凸部６をマス
クとして用いてモリブデン層３を異方性のドライエツチ
ングしてＭＯＳトランジスタのモリブデン層３よりなる
ゲート電極が形成される。
クとして用いてモリブデン層３を異方性のドライエツチ
ングしてＭＯＳトランジスタのモリブデン層３よりなる
ゲート電極が形成される。
なお、ゲート電極と一体の配線のモリブデン層はゲート
電極と全く同一製造工程で同時にフィールド酸化膜２ｆ
上に形成されるが、説明を簡単にするなめ図示はしない
。
電極と全く同一製造工程で同時にフィールド酸化膜２ｆ
上に形成されるが、説明を簡単にするなめ図示はしない
。
上述の製造工程で、ＰＳＧ層４の異方性エツチングは、
ＣＦ４とＨ２の混合ガスで行い、ＰＳＧエツチング速度
はモリブデンのそれの８倍以上のであり、十分なマスク
効果が得られた。
ＣＦ４とＨ２の混合ガスで行い、ＰＳＧエツチング速度
はモリブデンのそれの８倍以上のであり、十分なマスク
効果が得られた。
また、モリブデン層３の異方性エツチングは、ＣＣｌ４
と０２の混合ガスで行い、モリデブンのエツチング速度
はＰＳＧのそれの１４倍以上であり、十分なマスク効果
が得られた。
と０２の混合ガスで行い、モリデブンのエツチング速度
はＰＳＧのそれの１４倍以上であり、十分なマスク効果
が得られた。
また、モリブデン層の側壁に薄い酸化モリデブンの被膜
が形成されるが、これはＣＦ４とＨ２の混合ガスで若干
ドライエツチングすることにより容易に除去することが
できるので問題は生じない。
が形成されるが、これはＣＦ４とＨ２の混合ガスで若干
ドライエツチングすることにより容易に除去することが
できるので問題は生じない。
上述の実施例において、高融点の導電層としてモリブデ
ン層を用いたが、代りに、Ｗ、Ｔａ。
ン層を用いたが、代りに、Ｗ、Ｔａ。
Ｔｉの金属やＴｉＷの合金およびＴｉＮの化合物のいず
れかを用いても同様な製造が出来る。
れかを用いても同様な製造が出来る。
以上説明したように本発明は、ホトレジストを酸素雰囲
気のプラズマにより灰化処理して除去する工程で発生す
るアルカリ金属イオンをＰＳＧＷ！Ａで吸収して高融点
の導電層や絶縁膜中へのアルカリ金属イオンの侵入を抑
制することにより、信頼性と経済性の良い半導体装置が
得られる効果がある。
気のプラズマにより灰化処理して除去する工程で発生す
るアルカリ金属イオンをＰＳＧＷ！Ａで吸収して高融点
の導電層や絶縁膜中へのアルカリ金属イオンの侵入を抑
制することにより、信頼性と経済性の良い半導体装置が
得られる効果がある。
第１図は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図、第２図は従来の半導体装置
の製造方法の一例を説明するための工程順に示した半導
体チップの断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、２ｆ
・・・フィールド酸化膜、２□・・・ゲート酸化膜、３
・・・モリブデン層、４・・・ＰＳＧ層、５・・・ホト
レジスト層、６・・・ＰＳＧ凸部、７・・・シリコンウ
ェーハ。
した半導体チップの断面図、第２図は従来の半導体装置
の製造方法の一例を説明するための工程順に示した半導
体チップの断面図である。 １・・・シリコン基板、２・・・シリコン酸化膜、２ｆ
・・・フィールド酸化膜、２□・・・ゲート酸化膜、３
・・・モリブデン層、４・・・ＰＳＧ層、５・・・ホト
レジスト層、６・・・ＰＳＧ凸部、７・・・シリコンウ
ェーハ。
Claims (1)
- 【特許請求の範囲】 （Ａ）フィールド絶縁膜で区画された素子形成領域を有
する半導体基板の一主面にゲート絶縁膜を設けた半導体
ウェーハの表面に、高融点の導電層を付着する工程、 （Ｂ）前記導電層の表面にリンガラス層を堆積する工程
、 （Ｃ）前記リンガラス層の表面のゲート電極及び配線に
対応する領域に、ホトレジスト層を選択的に形成する工
程、 （Ｄ）前記ホトレジスト層をマスクとして用い、前記導
電層が露出しない厚さを残して前記リンガラス層を異方
性エッチッグして該リンガラス層に凸部を設ける工程、 （Ｅ）前記ホトレジスト層を除去する工程、（Ｆ）前記
リンガラス層を異方性エッチッグして前記凸部以外のリ
ンガラス層を除去し、前記導電層を露出する工程、 （Ｇ）前記導電層の表面に残された前記凸部をマスクと
して用い、該凸部の下層以外の前記導電層を異方性エッ
チッグして除去し、前記ゲート絶縁膜及びフィールド絶
縁膜の一部を露出する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11970987A JPS63284861A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11970987A JPS63284861A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63284861A true JPS63284861A (ja) | 1988-11-22 |
Family
ID=14768158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11970987A Pending JPS63284861A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63284861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479227A (ja) * | 1990-07-20 | 1992-03-12 | Mitsubishi Electric Corp | 多層配線の形成方法 |
| US6750149B2 (en) | 1998-06-12 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing electronic device |
-
1987
- 1987-05-15 JP JP11970987A patent/JPS63284861A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479227A (ja) * | 1990-07-20 | 1992-03-12 | Mitsubishi Electric Corp | 多層配線の形成方法 |
| US6750149B2 (en) | 1998-06-12 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing electronic device |
| US6960531B2 (en) | 1998-06-12 | 2005-11-01 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing electronic device |
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